【課題】貼り合わせ界面における界面準位密度を低減することができ、ＬＳＩの更なる低消費電力化及び高速化等に寄与する。
【解決手段】絶縁膜上にＧｅ層やＳｉＧｅ層を形成した素子形成用基板の製造方法であって、Ｇｅ基板１１の表面上にＳｉ膜１２を形成する工程と、Ｓｉ膜１２上に高誘電率絶縁膜１３を形成する工程と、Ｓｉ膜１２及び高誘電率絶縁膜１３が形成されたＧｅ基板１１と表面に酸化膜２２が形成された支持基板２１とを、高誘電率絶縁膜１３と酸化膜２２とを接触させて接着する工程と、支持基板２１に接着された前記Ｇｅ基板１１を、該Ｇｅ基板１１の裏面側から研磨して薄くする工程とを含む。 （もっと読む）

【課題】縦型トランジスタにおける上部拡散層の深さ方向のばらつきを低減することのできる半導体装置の製造方法を提供する。
【解決手段】本発明は表面が平坦なシリコン層からなる上部拡散層１１を形成しようとするものであり、具体的には、ファセットを有するシリコン層を選択的に過剰成長させた後、層間絶縁膜７表面に形成されたシリコン層をCMPで擦り切ってシリコン層の表面を平坦化する。シリコン層の成長は、シリコン層を単結晶シリコンで選択的にエピタキシャル成長させる。この場合、ファセットが生じるので、最も成長が遅いファセットが層間絶縁膜表面より上方に位置するまで充分過剰に成長させる。 （もっと読む）

【課題】本発明は、ＣＭＯＳ垂直置換ゲート（ＶＲＧ）トランジスタを提供する。
【解決手段】集積回路構造は平面に沿って形成された主表面を有する半導体領域及び表面中に形成された第１及び第２のソース／ドレインドープ領域を含む。絶縁トレンチが第１及び第２のソース／ドレイン領域間に形成される。第１のソース／ドレイン領域とは異なる伝導形のチャネルを形成する第３のドープ領域が、第１のソース／ドレイン領域上に配置される。第４のドープ領域が第２のソース／ドレイン領域上に形成され、第２のソース／ドレイン領域とは相対する伝導形をもち、チャネル領域を形成する。第５及び第６のソース／ドレイン領域が、それぞれ第３及び第４のドープ領域上に形成される。 （もっと読む）

【課題】ドーピング密度を増やすことなく、高濃度キャリア走行部を形成でき、高い移動度と低いオン抵抗を実現できる電界効果トランジスタの製造方法および電界効果トランジスタを提供する。
【解決手段】この電界効果トランジスタ１は、窒素ドープｎ型ＳｉＣドリフト層１２のキャリア走行部１４を挟むように形成されたソース１３とドレイン１５とを備える。ソース１３とドレイン１５は、エッチングによってキャリア走行部１４に隣接して形成された段部１６,１７を有する。キャリア走行部１４は、段部１６,１７の段差面１６Ａ,１７Ａに紫外光を照射することによって段部１６,１７から延びるように形成された積層欠陥部１８を有する。積層欠陥部１８は、３Ｃ‐ＳｉＣの結晶構造を持ち、量子井戸構造のようにふるまうことからキャリアがここに多数閉じ込められる。 （もっと読む）

【課題】エピタキシャル層に残存する転位の数を少なくする。
【解決手段】第２エピタキシャル層２００は、第１エピタキシャル層１００上にエピタキシャル成長している。第１エピタキシャル層１００は、エピタキシャル成長層１１０及び欠陥層１２０を有している。欠陥層１２０は、エピタキシャル成長層１１０の上、かつ、第１エピタキシャル層１００の表層に位置している。欠陥層１２０の欠陥密度は、５×１０^１７ｃｍ^−２以上である。欠陥層１２０を突き抜けた欠陥は、第２エピタキシャル層２００の内部でループを形成している。 （もっと読む）

【課題】結晶性の優れた炭化シリコン膜を形成することができる炭化シリコンからなる半導体装置の製造方法を提供する。
【解決手段】基板１上に、絶縁膜２を介してシリコン膜３が形成された半導体基板を用意し、炭化シリコン膜６形成予定領域を選択的に被覆するマスク膜５を形成する。このマスク膜５で被覆されない領域のシリコン膜３を酸化し、酸化シリコン膜４を形成する。マスク膜５を除去し、シリコン膜３を露出させ、露出したシリコン膜３を炭化し、炭化シリコン膜６を形成する。その後、炭化シリコン膜６上に炭化シリコンのエピタキシャル成長膜８を形成する。 （もっと読む）

【課題】剥離前の形状及び特性を保った良好な状態で転置工程を行えるような、剥離工程
を用いて半導体装置及び表示装置を作製できる技術を提供する。よって、より高信頼性の
半導体装置及び表示装置を装置や工程を複雑化することなく、歩留まりよく作製できる技
術を提供することも目的とする。
【解決手段】透光性を有する第１の基板上に光触媒物質を有する有機化合物層を形成し、
光触媒物質を有する有機化合物層上に素子層を形成し、光を第１の基板を通過させて、光
触媒物質を有する有機化合物層に照射し、素子層を前記第１の基板より剥離する。 （もっと読む）

【課題】結晶成長用基板に形成した半導体結晶層を転写先基板に転写する場合の犠牲層のエッチング速度を高める。
【解決手段】半導体結晶層形成基板の上に犠牲層および半導体結晶層を順に形成するステップと、犠牲層の一部が露出するように半導体結晶層をエッチングし、半導体結晶層を複数の分割体に分割するステップと、転写先基板に接することとなる半導体結晶層形成基板側の第１表面と、第１表面に接することとなる転写先基板側の第２表面と、が向かい合うように、半導体結晶層形成基板と転写先基板とを貼り合わせるステップと、半導体結晶層形成基板および転写先基板をエッチング液に浸漬して犠牲層をエッチングし、半導体結晶層を転写先基板側に残した状態で、転写先基板と半導体結晶層形成基板とを分離するステップと、を有し、前記半導体結晶層が、Ｇｅ_ｘＳｉ_１−ｘ（０＜ｘ≦１）からなる、複合基板の製造方法を提供する。 （もっと読む）

【課題】結晶成長用基板に形成した半導体結晶層を転写先基板に転写する場合の犠牲層のエッチング速度を高める。
【解決手段】半導体結晶層形成基板の上に犠牲層および半導体結晶層を順に形成し、転写先基板に接することとなる前記半導体結晶層形成基板の第１表面と、前記第１表面に接することとなる前記転写先基板の第２表面と、が向かい合うように、前記半導体結晶層形成基板と前記転写先基板とを貼り合わせ、前記半導体結晶層形成基板および前記転写先基板の全部または一部をエッチング液に浸漬して前記犠牲層をエッチングし、前記半導体結晶層を前記転写先基板側に残した状態で、前記転写先基板と前記半導体結晶層形成基板とを分離する。ここで、前記転写先基板が、非可撓性基板と有機物層とを有し、前記有機物層の表面が、前記第２表面であるものとする。 （もっと読む）

【課題】リーク特性のばらつき幅を低減可能な、窒化物電子デバイスを作製する方法を提供する。
【解決手段】テトラメチルアンモニウムヒドロキシドを含む第１溶液を用いた処理を行って半導体積層５３ｂに第１処理面６５ｆを処理装置１０ｄで形成する。第１溶液による処理温度は、摂氏５０度以上摂氏１００度以下である。第１溶液の濃度は５パーセント以上であり、５０パーセント以下である。第１処理工程に引き続き第２処理工程を行う。第２処理工程では、テトラメチルアンモニウムヒドロキシド処理の後に、フッ化水素酸及び過酸化水素を含む第２溶液を用いた処理を半導体積層５３ｂに行って半導体積層５３ｂに第２処理面６５ｇを処理装置１０ｅで形成する。第２処理工程の後において、半導体積層５３ｂの処理面６５ｇのドナー性不純物の濃度は５×１０^１７ｃｍ^−３以下である。 （もっと読む）

【課題】歪み層形成に供されるウェーハで転位発生に対して耐性が高いエピタキシャルウェーハを提供する。
【解決手段】シリコンエピタキシャル層表面の酸素濃度が１．０×１０^１７〜１２×１０^１７ａｔｏｍｓ／ｃｍ^３とされてなるエピタキシャルウェーハの製造方法であって、酸素濃度設定熱処理の処理温度Ｘと処理時間Ｙとが、処理温度Ｘが８００℃〜１４００℃の範囲、処理時間Ｙが１８０ｍｉｎ以下で、かつ、
Ｙ ≧ １．２１×１０^１０ ｅｘｐ（−０．０１７６Ｘ）
の関係を満たすように設定される。 （もっと読む）

【課題】高品質かつ高信頼性の素子を作製できるＳｉＣエピタキシャルウエハ、およびそれを用いて得られるＳｉＣ半導体素子を提供すること
【解決手段】４°以下のオフ角を有するＳｉＣ基板２と、ＳｉＣ基板２の主面４に形成され、その表面１０に０．５ｎｍ以上の高さのステップバンチング９が形成されたＳｉＣエピタキシャル層３とを含むＳｉＣエピタキシャルウエハ１において、ステップバンチング９の線密度を４０ｃｍ^−１以下にする。 （もっと読む）

【課題】基板に形成された窒化ガリウム系半導体で形成された半導体層におけるドーパント濃度がばらつくと、半導体層を用いた半導体装置の特性がばらつくので、半導体層におけるドーパント濃度のばらつきが抑えられた層を有する半導体基板を得る。
【解決手段】基板に、窒化ガリウム系半導体で形成された半導体層を形成する半導体層形成段階と、半導体層に、中性子線を照射して、半導体層に含まれるガリウム原子の一部をゲルマニウム原子に変換する照射段階と、を備える半導体基板の製造方法を提供する。 （もっと読む）

【課題】ＳＯＩ構造のフラッシュメモリーの提供
【解決手段】
半導体基板１上にシリコン窒化膜２及びシリコン酸化膜３が選択的に設けられ、シリコン酸化膜３上には、選択的に横（水平）方向エピタキシャルＳｉ層５が設けられ、Ｓｉ層５の両側面には、それぞれ側面を接して横（水平）方向エピタキシャルＳｉ層６が設けられた構造からなる半導体層が素子分離領域のシリコン窒化膜４により絶縁分離されている。Ｓｉ層６の残りの周囲には第１のゲート酸化膜１０を介して包囲型フローティングゲート電極１１が設けられ、包囲型フローティングゲート電極１１の周囲には第２のゲート酸化膜１２を介して包囲型コントロールゲート電極１３（ワード線）が設けられ、Ｓｉ層５には概略ソースドレイン領域９が設けられている２重包囲型ゲート電極を有するＭＩＳ電界効果トランジスタより構成したフラッシュメモリー。 （もっと読む）

【課題】複数のトランジスタが高集積化された素子の少なくとも一のトランジスタに、作製工程数を増加させることなくバックゲートを設ける半導体装置を提供する。
【解決手段】複数のトランジスタが上下に積層されて設けられた素子において、少なくとも上部のトランジスタ１０２は、半導体特性を示す金属酸化物により設けられ、下部のトランジスタ１００が有するゲート電極層を上部のトランジスタのチャネル形成領域と重畳するように配して、ゲート電極層と同一の層の一部を上部のトランジスタ１０２のバックゲートＢＧとして機能させる。下部のトランジスタ１００は、絶縁層で覆われた状態で平坦化処理が施され、ゲート電極が露出され、上部のトランジスタ１０２のソース電極及びドレイン電極となる層に接続されている。 （もっと読む）

【課題】素子特性の低下を抑制することが可能な半導体装置を提供する。
【解決手段】シリコン基板１１と、シリコン基板１１の表面に形成された炭化シリコン膜１２と、炭化シリコン膜１２の表面に形成された、開口部１３ｈを有するマスク材１３と、開口部１３ｈにおいて露出した炭化シリコン膜１２を基点としてエピタキシャル成長された、炭化シリコン膜１２及びマスク材１３を覆う単結晶炭化シリコン膜１４と、単結晶炭化シリコン膜１４の表面に形成された半導体素子２０と、を含み、マスク材１３の上には、単結晶炭化シリコン膜１４が会合して形成された会合部１２Ｓｂが存在しており、半導体素子２０はボディコンタクト領域２１を有しており、ボディコンタクト領域２１は、シリコン基板１１の表面と直交する方向から見て会合部１２Ｓｂと重なる位置に配置されている。 （もっと読む）

【課題】高品質な半導体薄膜を製造する薄膜製造方法を提供する。
【解決手段】薄膜製造方法は、ａ−Ｓｉ膜等の半導体薄膜を第１の基板上に堆積する工程Ｓ１と、第１の基板をエッチングして第１の基板と半導体薄膜との間に中空部を形成する工程Ｓ２と、半導体薄膜に第２の基板を接触させる工程Ｓ３と、半導体薄膜に第２の基板を押し付け、または半導体薄膜が溶融する強度を有するレーザ光を半導体薄膜に照射する工程Ｓ４と、第１の基板を半導体薄膜から引き離す工程Ｓ５とを備える。 （もっと読む）