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Fターム[5J001BB07]の内容

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【課題】PWM出力幅を細かい単位で正確に制御する。
【解決手段】正相と逆相のPWM信号に対するデッドタイム挿入処理を以下のように行う。PWM信号の出力幅が所定のデッドタイム期間よりも大きく設定された基準期間よりも小さい場合はクリア信号を出力し、大きい場合はセット信号を出力する。セット信号が出力された場合は、PWM信号を補正PWM信号として出力する。クリア信号が出力された場合は、正相のPWM信号をインアクティブとする補正を行って補正PWM信号として出力する。デッドタイム挿入ブロックは補正PWM信号に対して、正相と逆相の信号が同時にオンすることを防ぐようにデッドタイムを挿入する。 (もっと読む)


【課題】分解能の高い遅延調整回路を提供する。
【解決手段】第1の素子と第2の素子とを有する第1の遅延調整部と、第3の素子を有する第2の遅延調整部と、前記第1の遅延調整部の出力又は前記第2の遅延調整部の出力を選択する出力選択部と、を含み、前記第2の素子の入力及び前記第3の素子の入力は前記第1の素子の出力であり、前記第1の遅延調整部の出力は前記第1の素子の出力及び前記第2の素子の出力であり、前記第2の遅延回路部の出力は前記第3の素子の出力であり、前記第3の素子は、第1の抵抗を介して第1の電源に接続されている第1の状態、及び、前記第1の抵抗を介して前記第1の電源に接続されていない第2の状態があることを特徴とする遅延調整回路。 (もっと読む)


【課題】広い周波数範囲で高調波電流成分を削減して高周波ノイズを低減することのできる半導体集積回路の提供を図る。
【解決手段】クロック信号CKに同期して動作する複数のデジタル回路11,12を含む半導体集積回路であって、前記各デジタル回路は、周波数が同じで位相が異なる第1および第2クロック信号CKa,CKbの一方を受け取り、前記第1および第2クロック信号の位相差は、m,nを自然数として、ほぼ[2m−1]/2nであるように構成する。 (もっと読む)


【課題】パルス信号の周期及びデューティ比を、相互に影響を与えることなく独自に設定可能にしたパルス生成装置を提供すること。
【解決手段】本発明にかかるパルス生成装置は、パルス周期を設定する信号を入力し、パルス周期を制御する周期制御信号を出力する周期設定手段11を備える。また、パルスのデューティ比を設定するデューティ比設定信号を入力するとともに、周期設定手段において設定されるパルス周期を含む信号を入力し、当該パルス周期とデューティ比設定信号に基づいて、パルスのデューティ比を制御するデューティ比制御信号を生成するデューティ比設定手段12を備える。さらに、周期制御信号とデューティ比制御信号に基づいて、設定された周期及びデューティ比を有するパルス信号を生成するPWM出力発生手段13を備えることを特徴とする。それにより、パルス周期に影響されることなくパルスのデューティ比を決定することが可能である。 (もっと読む)


【課題】第1電源で動作する第1回路および第1電源とは異なる第2電源により動作する第2回路を有する半導体装置において、第1回路から第2回路に供給する信号におけるジッタの発生の抑制を図る。
【解決手段】第1電源線5(AVD)および第2電源線6(AVS)に接続された第1回路1と、第3電源線7(VDD)および第4電源線8(VSS)に接続された第2回路4(3)と、前記第1回路から出力される第1信号を受け取って前記第2回路に第2信号を供給するバッファ11と、前記第1電源線と前記第3電源線との電位差に応じて前記バッファの遅延時間を制御する制御部10と、を備えるように構成する。 (もっと読む)


【課題】電源電圧の変化、温度変化に対してタイミング変動の小さいタイミング制御回路、及び該回路を備えた半導体装置の提供。
【解決手段】入力クロックを用いた第1のクロック生成回路、及び第2のクロック生成回路と、前記第1のクロック信号と、前記第2のクロック信号と、コマンドデコーダから活性化信号と、タイミングレジスタから遅延時間を選択する選択信号とを受け、前記活性化信号の活性化から、前記選択信号によって規定される、前記第1の周期の所定倍(m)の時間と、前記第2の周期の所定倍(n)の時間とを合成した時間に対応したタイミング生成回路とを備え、タイミングレジスタはm、nの値を記憶し、タイミングレジスタに記憶するのは、モードレジスタセットコマンドの時の初期化シーケンスで実施する。動作状態では、前記のタイミングレジスタに記憶した情報をもとに、タイミング生成回路から所望のタイミングで、タイミング信号を出力する。 (もっと読む)


【課題】定常状態になるまでに所定の時間を要する内部回路を予め動作させることで無駄な時間(ロックオン時間)の低減を図る。
【解決手段】入力する外部制御信号CLKを受け取って内部制御信号S1を出力する入力バッファ210と、前記外部制御信号が動作しているか否かを検知する制御信号検知回路220とを具備し、前記入力バッファは、該入力バッファを制御する回路251〜253を介した前記制御信号検知回路の出力により、前記外部制御信号が動作している時には前記内部制御信号を出力するように構成する。 (もっと読む)


【課題】 単安定マルチバイブレータのゲートディレイに起因する微小パルスによる回路誤動作の問題がなく回路規模が小さく低消費電力な、信号変化タイミング遅延回路、順序信号出力回路および停電監視回路を構成する。
【解決手段】 単安定マルチバイブレータ1、RC遅延回路及びANDゲートANDによる立ち上がりタイミング遅延回路11a,11bを直列に接続し、単安定マルチバイブレータ1、RC遅延回路及びORゲートORによる立ち下がりタイミング遅延回路12をさらに直列に接続して、これらの遅延回路の所定の段から電源電圧異常信号及びシステムリセット信号を取り出す。 (もっと読む)


【課題】挿入する遅延回路が不要であるときは切り離す場合を含みホールド時間確保用に挿入する遅延量を最適値に修正する機構を備えた半導体集積回路を得ること。
【解決手段】組み合わせ論理回路2の出力側に配置されるFF4でのホールド時間を修正する制御回路として、設定遅延値、製造後のテストでの測定遅延値や実使用条件で定まる遅延値などを指定する制御信号CTRLを供給するセレクタ5と、組み合わせ論理回路2の入力側に配置されるFF1から前記出力側に配置されるFF4に至る信号経路に挿入され、制御信号CTRLの指示に従って、異なる遅延値を生成し、また前記信号経路から離脱できる構成の低電力最適遅延回路3とを備えている。これによって、挿入するホールド時間確保用の遅延量を最適値に設定し、また低消費電力化を図ることができる。 (もっと読む)


【課題】
周波数の微調整を行うことが可能なパルス幅変調回路及び多相クロック生成回路を提供すること。
【解決手段】
本発明にかかるパルス幅変調回路は、基準クロックに基づいて多相クロック信号を生成する多相クロック生成手段と、入力データと、多相クロック信号とに基づいてパルス幅変調信号を生成するパルス幅変調信号生成手段とを備えたパルス幅変調回路であって、多相クロック生成手段は、位相ロックループ回路を有し、多相クロック信号のうち任意のクロック信号を選択し、帰還クロックとして前記位相ロックループ回路に出力するパルス幅変調回路である。このような構成によれば、多相クロック生成回路の生成する多相クロックのクロック周波数が変更可能となり、クロック周波数及びパルス周波数の微調整を行うことが可能となる。 (もっと読む)


【課題】 クロックスキューを低減し、動作マージンを十分に確保することが可能な半導体集積回路を提供する。
【解決手段】 遅延回路8による遅延時間DL1とクロックツリー11による遅延時間DL11との和が、遅延回路9による遅延時間DL2とクロックツリー12による遅延時間DL12との和と等しくなるように、遅延回路8,9の遅延時間DL1,DL2が調整される。このように、予め任意に遅延時間をプログラムすることができるプログラマブル遅延回路8,9を設けたことによって、機能ブロック3,4に供給される内部電源電圧V1,V2の差が大きい場合でも、機能ブロック3,4間のクロックスキューを低減することができる。したがって、低消費電力の半導体集積回路において、クロックスキューを低減することができ、動作マージンを十分に確保することが可能になる。 (もっと読む)


【課題】 パイプライン処理などを行う画像処理装置において、不足分のクロックを内部的に自動生成するクロック発生回路を提供する。
【解決手段】 クロック発生回路は、入力クロック信号に対して追加クロック信号を生成するために使用される。1つの方法では、遅延回路により、必要なクロック数に対応する遅延時間分入力クロック信号を遅延させて遅延クロック信号を生成し、入力クロック信号及び遅延クロック信号を出力することにより、クロック数を増加させる。他の方法では、必要なクロック数に応じた段数だけ追加クロックパルス生成部を設けることにより、追加のクロックパルスを生成する。さらに他の方法では、入力クロック信号中にクロックパルスが存在しなくなると、カウンタにより必要な追加クロック数に対応する期間がカウントされ、その期間にわたって内部クロック信号が追加クロックとして出力される。 (もっと読む)


【課題】設計時における遅延回路の遅延値と実デバイスにおける遅延回路の遅延値とのズレをなくすことができる半導体記憶装置を提供すること。
【解決手段】基準遅延生成回路S0において、遅延回路用パルス生成回路A1はパルス信号PULSEIがアクティブ状態“H”であるときに、信号DLYIをアクティブ状態“H”にして遅延回路A2に出力する。判定回路A3は遅延値と設定遅延値との比較結果DSTEを出力する。カウンタ回路A4は比較結果DSTEが遅延値と設定遅延値との一致を表さないとき、調整値CNT<n:0>を出力する。カウンタ回路用制御パルス信号生成回路A5は比較結果DSTEが遅延値と設定遅延値との一致を表すとき、調整値CNT<n:0>を固定する。そこで、遅延回路A2は遅延値と固定された調整値CNT<n:0>とに基づいて基準遅延値を生成し、信号DLYIを基準遅延値により遅延して信号DLYOBを出力する。 (もっと読む)


【課題】遅延時間を細かく制御でき、発振回路の発振周波数のステップ幅を低減でき、且つ簡単な回路構成でディジタル信号で制御可能な遅延回路を提供する。
【解決手段】遅延素子DLYW1,DLYW2,…,DLYWnにより遅延回路が構成され、遅延回路は上下二つの信号伝搬経路を有し、上方の伝搬経路において信号は左から右へ、下方の伝搬経路において信号は右から左へ伝搬されていく。各遅延素子に遅延制御信号S1,S2,S3,S4,…,S2n−1,S2nが入力され、これの遅延制御信号に応じて遅延回路における信号の折り返し地点が設定され、信号の伝搬経路が制御され、入力信号SINに対する出力信号SOUTの遅延時間が制御される。 (もっと読む)


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