【課題】入力信号に精度の高い遅延を付加した出力信号を生成することが可能な遅延回路を提供すること。
【解決手段】本発明にかかる遅延回路は、第１電流Ｉ０及び第１電流Ｉ０と略同一の第２電流Ｉ０を生成する電流ミラー回路と、ゲートに基準電圧Ｖｒが印加されソース−ドレイン間に第１電流Ｉ０が流れることにより電圧Ｖ０を生成するトランジスタ６０７と、電圧Ｖ０に応じた参照電圧Ｖ１を生成する抵抗素子６０８，６０９と、コンデンサ６１３と、第２電流Ｉ０の電荷をコンデンサ６１３に蓄積し、又は、コンデンサ６１３に蓄積された電荷を放出する充放電部と、充放電部とコンデンサ６１３との間に設けられ、ゲートに基準電圧Ｖｒが印加されソース−ドレイン間に第２電流Ｉ０が流れることにより、比較電圧Ｖ２を生成するトランジスタ６１１と、比較電圧Ｖ２と参照電圧Ｖ１とを比較し比較結果を出力信号Ｖｏｕｔとして出力する電圧比較部６１９と、を備える。 （もっと読む）

【課題】共通データバスを共有する複数のローカルメモリユニットが重複してデータを転送すること、あるいは、複数のローカルメモリユニットに対して重複してデータを転送することを抑制した半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のメモリセルを含む複数のローカルメモリユニットＬＭＵ＜０＞〜ＬＭＵ＜７＞を備える。共通データバスＤＢは、複数のローカルメモリユニットに共有され、複数のローカルメモリユニットからデータを転送し、あるいは、複数のローカルメモリユニットへデータを転送する。タイミングコントローラＴ／Ｃはローカルメモリユニットの単位で配置するのではなく、インターリーブ動作を行なう単位（ローカルメモリユニットＬＭＵ＜０＞〜ＬＭＵ＜７＞のグループ）に対して1つ配置する。これにより読出しデータまたは書込みデータは、共通データバスＤＢにおいて衝突しない。 （もっと読む）

【課題】調整コードの変化に伴うジッタの発生が低減されたＤＬＬ回路を提供する。
【解決手段】内部クロック信号ＥＣＬＫを受けるインバータ回路２１０〜２１７と、内部クロック信号ＯＣＬＫを受けるインバータ回路２２０〜２２７とを有し、調整コードＣ０〜Ｃ７を受けて選択されたインバータ回路の出力を合成することによって、内部クロック信号ＬＣＬＫの位相を１６段階に調整する。インバータ回路２１０，２２０は内部クロック信号ＬＣＬＫの位相を１段階変化させる能力を有し、インバータ回路２１１〜２１７，２２１〜２２７は内部クロック信号ＬＣＬＫの位相を２段階変化させる能力を有する。このように、内部クロック信号ＬＣＬＫの位相を調整するインバータ回路の最大能力が抑制されていることから、調整コードの変化に伴うジッタの発生が低減される。 （もっと読む）

【課題】擬似ロックを防止するための論理回路の回路規模を低減する。
【解決手段】遅延ロックドループ(ＤＬＬ)は、複数の可変遅延回路ＤＬ０〜８の電圧制御遅延回路１と位相周波数比較器２とチャージポンプ３を具備する。初段の出力ＰＨ［０］と最終段の出力ＰＨ［８］は、比較器２に供給される。比較器２のアップ信号とダウン信号は、チャージポンプ３に供給される。擬似ロック防止回路４は、第Ｍ段の出力ＰＨ［１］と第Ｍ＋１段の出力ＰＨ［２］に応答して、可変遅延リセット信号ＲＳＴ＿ＶＤＬ＿Ｔ、Ｂを生成する。初段の回路ＤＬ０から第Ｍ＋１段の回路ＤＬ２に、クロック入力信号ＣＬＫとクロック反転入力信号がリセット信号ＲＳＴ＿Ｂ、Ｔとして供給される。第Ｍ＋２段の回路ＤＬ３から最終段の回路ＤＬ８に、可変遅延リセット信号ＲＳＴ＿ＶＤＬ＿Ｔ、Ｂがリセット信号ＲＳＴ＿Ｂ、Ｔとして供給される。 （もっと読む）

【課題】外部電圧ＶＤＤの変動に伴うレイテンシカウンタのラッチマージンの低下を抑制する。
【解決手段】半導体装置は、外部クロック信号に基づいて生成される内部クロック信号ＬＣＬＫＯＥＦＴと、外部から供給されるリードコマンドに応じて生成される内部リードコマンドＭＤＲＤＴとを受け、内部リードコマンドＤＲＣを生成するレイテンシカウンタ５５を備え、レイテンシカウンタ５５は、出力ゲート信号ＣＯＴ０〜ＣＯＴ７のそれぞれを遅延させることにより入力ゲート信号ＣＩＴ０〜ＣＩＴ７を生成する遅延回路部２００を有し、遅延回路部２００は、外部電圧ＶＤＤで動作する遅延素子と、内部電圧ＶＰＥＲＩで動作する遅延素子とを含む。 （もっと読む）

【課題】電源電圧が変わっても一定の遅延時間を有する遅延回路を提供する。
【解決手段】遅延回路１０では、第１、第２チャネルの第１、第２絶縁ゲート電界効果トランジスタＰ１１〜Ｐ１ｎ、Ｎ１１〜Ｎ１ｎのゲート電極同士および第１電極同士が接続された相補型電界効果トランジスタは、ゲート電極に入力される入力信号Ｖｉｎを反転した出力信号Ｖｏｕｔを出力する。第１チャネルの第３絶縁ゲート電界効果トランジスタＰ２１〜Ｐ２ｎは第１電源電圧Ｖｃｃが印加される第１電源端子１６と第１絶縁ゲート電界効果トランジスタＰ１１〜Ｐ１ｎの第２電極との間に接続され、第１電源電圧Ｖｃｃをゲート電極に入力される第１制御信号Ｖｃに応じて定まる出力電圧Ｖｃｃｏｕｔに変換して出力する。第１制御信号生成回路１３は、第１電源電圧Ｖｃｃに応じて第１制御信号Ｖｃを生成し第３絶縁ゲート電界効果トランジスタＰ２１〜Ｐ２ｎのゲート電極に出力する。 （もっと読む）

【課題】入力される外部クロック信号の活性化エッジを用いてデューティ比を補正することができるデューティ比補正回路を提供する。
【解決手段】本発明のデューティ比補正回路は、第１の基準クロック信号及びリセット信号に応じて定義されるデューティ比の内部クロック信号を生成するデューティ調整手段と、第２の基準クロック信号及びフィードバックされる前記内部クロック信号に応答して前記リセット信号を生成するリセット信号生成手段とを備えることを特徴とする。 （もっと読む）

【課題】アナログ電圧を使用することなく、クロック信号を高精度且つ広範囲に遅延させる。
【解決手段】入力ノード１１０ａと出力ノード１１０ｂとの間に直列接続された複数のワンショットパルス生成回路２０１〜２０ｎを備える。ワンショットパルス生成回路２０１〜２０ｎのそれぞれは、入力されたクロック信号の一方のエッジに応答して、ワンショットパルスを生成する。ワンショットパルスのパルス幅は、カウント値ＲＣＮＴに基づいて可変である。これにより、カウント値ＲＣＮＴを変化させることによって、ディレイライン１１０の遅延量を広範囲且つ高精度に変化させることが可能となる。しかも、アナログ電圧を使用しないことから、アナログ電圧の生成回路やその安定化回路などを設ける必要もなくなり、回路設計が容易となる。 （もっと読む）

【課題】クロック信号にジッタ成分が重畳している場合であってもＤＬＬ回路を正しくロックさせる。
【解決手段】カウンタ部１０２のカウント値に応じてクロック信号ＬＣＬＫを生成するディレイライン１０１と、クロック信号ＬＣＬＫを反転させるか否かを制御する反転制御部１０３とを備える。カウンタ部１０２のカウント値を第１の初期値にリセットした後、反転制御部１０３はクロック信号ＬＣＬＫを反転させ又は反転させることなく出力する。次に、カウンタ部１０２のカウント値を第２の初期値にリセットする。本発明によれば、ジッタなどの影響によってクロック信号ＬＣＬＫを誤って反転させ、或いは誤って反転させなかった場合であっても、ダウンカウント（またはアップカウント）が多数回連続することがなくなる。これにより、第１及び第２の初期値としてオフセットした値を用いることが可能となる。 （もっと読む）

【課題】出力クロック信号を生成して出力するまでに要する時間を短縮させる。
【解決手段】半導体装置は、第１のクロック信号のライズエッジ及び第２のクロック信号のライズエッジを合成して第１及び第２のクロック信号のライズエッジの間にライズエッジを有する第３のクロック信号を生成する第１の位相合成回路と、第１のクロック信号のフォールエッジ及び第２のクロック信号のフォールエッジを合成して第１及び第２のクロック信号のフォールエッジの間にフォールエッジを有する第４のクロック信号を生成する第２の位相合成回路と、第３のクロック信号のライズエッジを受けてライズ／フォールエッジの内の一方の位相を、第４のクロック信号のフォールエッジを受けてライズ／フォールエッジの内の他方の位相を其々調整した出力クロック信号を出力する第３の位相合成回路と、を備える。 （もっと読む）

【課題】 入力波形が急峻な場合でも反転電位を用いずに容易にデューティを補正することができるＣＭＯＳインバータを提供する。
【解決手段】 ＰＭＯＳトランジスタＰ１と、ＮＭＯＳトランジスタＮ１と、入力端子ＮＧと、出力端子ＮＤとを具備し、前記ＰＭＯＳトランジスタ側もしくは前記ＮＭＯＳトランジスタ側に接続されたスイッチを有している。前記スイッチがＰＭＯＳスイッチＰ２の場合には前記ＰＭＯＳトランジスタ側に接続され、前記スイッチがＮＭＯＳスイッチの場合には前記ＮＭＯＳトランジスタ側に接続される。入力端子ＮＧに入力信号を入力した後に、前記スイッチに設けられた制御端子Ｇ１に制御信号を前記入力信号とずらして入力することによって前記入力信号の電圧を保持させ出力信号のデューティ補正を行う。 （もっと読む）

【課題】遅延時間の精度を向上するとともに、回路面積の小型化を図る。
【解決手段】入力端子ＩＮを介して入力される入力信号に応じてオンオフするトランジスタ１０と、トランジスタ１０と電源端子ＶＢの間に配置された抵抗２０と、トランジスタ１０と抵抗２０の接続点の電位がハイレベルになるとオフするトランジスタ１１と、トランジスタ１１と接地端子ＶＳＳ間に配置された抵抗２１と、トランジスタ１０と抵抗２０の接続点の電圧を出力する出力端子ＯＵＴと、トランジスタ１１と抵抗２１の接続点にアノードが接続され、トランジスタ１０と抵抗２０の接続点にカソードが接続されたダイオード３０と、を備えた。 （もっと読む）

【課題】 遅延段の数を切り換えるときの遅延時間の増加量および減少量を一定にすることで、高い精度を有する遅延回路を形成する。
【解決手段】 遅延回路は、直列に接続された複数の遅延段、検出回路および調整回路を有する。各遅延段は、前段からの信号を反転して後段に伝達する第１遅延素子と、後段からの信号を反転して前段に伝達し、または前段からの信号を反転した遅延信号を反転して前段に伝達する第２遅延素子とを含む。検出回路は、奇数段目および偶数段目の遅延段において、前段からの信号を受けてから遅延信号を経て第２遅延素子から信号が出力されるまでの伝搬遅延時間をそれぞれ検出する。調整回路は、検出回路の検出結果に基づいて、奇数段目および偶数段目の遅延段の伝搬遅延時間を互いに等しくする。 （もっと読む）

【課題】入力信号にジッタが含まれていても安定した時間幅のパルスを出力する。
【解決手段】パルス発生回路は、ゲートが入力端子２に接続され、ソースが電源電圧Ｖ_DDに接続されたＰＭＯＳトランジスタＱ１と、ゲートが入力端子２に接続され、ドレインがＰＭＯＳトランジスタＱ１のドレインに接続され、ソースが出力端子３に接続されたＮＭＯＳトランジスタＱ２と、一端が出力端子３に接続され、他端が接地電圧Ｖ_SSに接続された負荷インピーダンスＺ_out1とを有する。 （もっと読む）

【課題】遅延ロックループにおいて誤ロックが生じた場合、そこから抜け出すために使用される誤ロック防止回路、防止方法及びそれを利用した遅延ロックループを提供する。
【解決手段】誤ロック防止回路はハーモニックロックを検出する検出器とスタックロックを検出する検出器とで構成される。ハーモニックロック検出器は前記遅延クロックを本発明の特徴的な方法でサンプリングする複数個のフリップフロップ及び論理部で構成される。ハーモニックロック検出器では基準クロックと基準クロックから遅延された複数個の遅延クロックの立ち上がりエッジを比較してこれらの立ち上がりエッジが基準クロックの１周期から離れた場合を検出する。スタックロック検出器は位相検出器の出力信号と前記遅延クロックのうち１つを利用した論理回路であり、論理演算の結果で位相検出器をリセットさせる。 （もっと読む）

【課題】 少なくとも１つのデジタル論理セルおよび少なくとも１つのスキュー調整セルを有するデジタル回路機構を備えた集積回路を提供すること。
【解決手段】 スキュー調整セルは、集積回路のデジタル回路機構における信号のスキューを所望の量に調整するように構成される。デジタル論理セルおよびスキュー調整セルはセル・ライブラリから選択される。 （もっと読む）

【課題】 遅延時間の制御信号に対する線形性の高い可変遅延回路を提供する。
【解決手段】 遅延制御回路１００は、インバータＩＮＶ１およびＩＮＶ３に与える電源電圧ＶＤＤ１−ＶＳＳ１の大きさを一定値ＶＢに保ち、かつ、インバータＩＮＶ２およびＩＮＶ４に与える電源電圧ＶＤＤ２−ＶＳＳ２の大きさを同じ一定値ＶＢに保った状態で、前者の電源電圧ＶＤＤ１およびＶＳＳ１の各電位に対して後者の電源電圧ＶＤＤ２およびＶＳＳ２の各電位を所望のシフト量ΔＶだけ負方向にシフトさせる。この結果、シフト量ΔＶとほぼ同じシフト量だけ、インバータＩＮＶ１およびＩＮＶ３の論理閾値に対して、インバータＩＮＶ２およびＩＮＶ４の論理閾値が負方向にシフトされる。そして、インバータＩＮＶ１〜ＩＮＶ４からなる遅延回路の遅延時間に論理閾値のシフト量に比例した変化が発生する。 （もっと読む）