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Fターム[5J001BB20]の内容

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Fターム[5J001BB20]に分類される特許

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【課題】UWBレーダに使用するアレイアンテナであって、ビーム方向を1次元を含む2次元に走査可能であり、低コストでIC化が可能なUWB電子走査アレイアンテナを提供すること。
【解決手段】X軸アレイ、Y軸アレイで構成される2次元アレイアンテナの各素子にインパルス発生器を接続して構成されるUWB電子走査アレイアンテナにおいて、任意のX軸アレイ、Y軸アレイに対応するアンテナ素子の制御情報を情報加算回路に入力し、前記入力された前記制御情報から得られる加算信号を用いて遅延時間信号を生成し、得られた遅延時間信号をインパルス発生器のトリガとして動作させ、前記各アンテナ素子から発射するインパルス波のタイミングを変化させることにより、2次元アレイアンテナから放射されるビーム方向を制御することを特徴としたUWB電子走査アレイアンテナ。 (もっと読む)


【課題】 入力波形が急峻な場合でも反転電位を用いずに容易にデューティを補正することができるCMOSインバータを提供する。
【解決手段】 PMOSトランジスタP1と、NMOSトランジスタN1と、入力端子NGと、出力端子NDとを具備し、前記PMOSトランジスタ側もしくは前記NMOSトランジスタ側に接続されたスイッチを有している。前記スイッチがPMOSスイッチP2の場合には前記PMOSトランジスタ側に接続され、前記スイッチがNMOSスイッチの場合には前記NMOSトランジスタ側に接続される。入力端子NGに入力信号を入力した後に、前記スイッチに設けられた制御端子G1に制御信号を前記入力信号とずらして入力することによって前記入力信号の電圧を保持させ出力信号のデューティ補正を行う。 (もっと読む)


【課題】従来技術に比較して回路構成が簡単であってサイズが小さく、しかも高精度で位相補正することができるクロック生成回路を提供する。
【解決手段】基準クロックを、互いに縦続接続された複数の遅延素子により所定の遅延幅で遅延して所定の駆動クロックを発生し、上記複数の遅延素子の初段と最終段からの各駆動クロックを位相比較し、当該位相比較結果に基づいて上記複数の遅延素子の遅延量を制御することにより、上記位相比較結果の位相差が小さくなるように制御するDLL回路を備えたクロック生成回路であって、上記複数の遅延素子の初段からの駆動クロックのタイミングで、上記最終段からの駆動クロックのレベルを検出して、上記検出レベルを含む判断結果に基づいて、上記位相差が小さくなるように上記複数の遅延素子の遅延量を制御する位相オフセット手段を備えた。 (もっと読む)


【課題】アパーチャディレイをより小さくするアパーチャディレイ調整機能を有するサンプリングクロック生成回路を提供する。
【解決手段】SSCG11からの出力クロック信号に対して所定の遅延量だけ遅延してサンプリングクロック信号を発生してサンプリングホールド回路に供給する、遅延回路21,22及びクロック発生器23からなるサンプリングクロック生成手段と、SSCG11の出力クロック信号に基づいて生成されたCCD駆動クロック信号と、上記サンプリングクロック信号とを位相比較して位相比較結果を出力する遅延型フリップフロップ24と、上記位相比較結果に基づいて、上記駆動クロック信号と上記サンプリングクロック信号との位相差が実質的にゼロとなるように上記サンプリングクロック生成手段の遅延量を制御する制御ロジック回路20とを備えた。 (もっと読む)


【課題】少なくとも動作クロックの立ち上がりまたは立ち下がりのタイミングが所望のスペクトラム拡散クロックの周波数である動作クロックを生成する動作クロック生成装置、並びに、その動作クロック生成装置を用いた動作回路及び画像形成装置の提供。
【解決手段】基準クロックを計数したカウンタ値の増加に応じて、その基準クロックの立ち上がりタイミングを(A)に示す遅延量tr0〜tr23で遅延補正し、立ち下がりタイミングを(B)に示す遅延量tf0〜tf23で遅延補正した動作クロックを出力する。カウンタ値が1つ増加する間の遅延量trの各増減幅が、EMIを十分に抑制可能な所望の第1スペクトラム拡散クロックにおいて各クロックの立ち上がりタイミングが取る各周波数にそれぞれ相当する値となるように、遅延量tr0〜tr23を設定している。遅延量tf0〜tf23も、所望の第2スペクトラム拡散クロックに応じて設定している。 (もっと読む)


【課題】遅延素子の遅延時間のばらつきに対してTDCの変換特性を一定とし線形性を実現可能なTDCの提供。
【解決手段】第1の信号DATAを順次遅延させる複数段の遅延素子11〜11を有するディレイライン10と、第2の信号CLKに応答して複数段の遅延素子の出力をサンプルする複数のフリップフロップ12〜12と、相隣るフリップフロップの出力結果が切り替わるエッジ位置を、第1の信号の第2の信号に対する位相差として検出するエッジ検出器13と、を備え、エッジ位置の検出結果に基づき、バイアス制御用の制御コードICNTを生成するキャリブレーション制御回路15と、制御コードに対応する複数段の遅延素子に対して供給するバイアス発生回路14を備え、第1の信号の周波数範囲に対応した段数の遅延素子に、第1の信号のエッジが位置するように遅延素子11〜11の遅延時間の校正を行う。 (もっと読む)


【課題】起動時にTDCにキャリブレーション処理を加えることで、時間分解能のばらつきが発生することを防ぎ、合わせて、遅延用の素子の冗長度を減らすことで回路規模の増大を防ぐ手段を提供する。
【解決手段】電源投入時等に多相発振器型TDCであるPDC_c及びバーニア型TDCであるPDC_fのキャリブレーションを実行する。キャリブレーション時にはPDC_fに入力するタイミング入力を参照クロックCLK_REFからDCCOの出力信号のうち一つを選択する。またデータは、先のDCCOの出力信号に隣接し、位相が進んだ出力信号とし、その間の遅延を導出する。これを全出力信号繰り返すことで、DCCOの出力信号1周期を導出する。 (もっと読む)


【課題】消費電力を低減し、かつ回路面積も小さい位相調整回路を提供すること
【解決手段】位相調整回路100は、複数の遅延素子回路121〜124をリング状に結合したVCO120を有するPLL発振回路100を備える。また位相調整回路100は遅延素子回路を所望の遅延量に応じた数(125〜127)だけ有し、入力信号に前記所望の遅延量を与える位相遅延回路200、210を備える。PLL発振回路100は基準クロックの入力に応じた基準信号に、基準信号の所定周期分の遅延を与えた発振信号をVCO120において生成する。PLL発振回路100は、基準信号と、発振信号に応じた信号と、が略同位相となるように算出された遅延量に応じた遅延制御信号を遅延素子回路121〜124、及び遅延素子回路125〜127の各々に対して入力する。 (もっと読む)


【課題】消費電力を増大させることなく、TDCレスが可能な局部発振器を提供することを目的とする。
【解決手段】発振器制御ワードに応じた発振周波数のN倍の周波数の発振信号を出力するデジタル制御発振器と、前記発振信号をN分周して、2N相のクロックを出力する分周器と、前記クロックを前記参照信号でラッチして、第1位相情報として出力する第1のフリップと、前記参照信号を遅延させて、遅延参照信号として出力する可変遅延回路と、前記クロックを遅延参照信号でラッチして、第2位相情報として出力する第2のフリップフロップと、前記可変遅延回路の遅延量を制御する遅延制御手段と、前記1および第2の位相情報に基づいて、発振器整数位相を出力するデータ変換手段と、発振器整数位相と前記発振器分数位相とを加算し、加算値を第3位相情報として出力する加算器とを備えている。 (もっと読む)


【課題】遅延固定にかかる時間を短縮し、遅延固定のための回路の電流消費を低減する遅延固定ループを提供すること。
【解決手段】特定パルス幅を有する遅延パルス(DPULSE)を生成する遅延パルス生成部(210)と、遅延パルスをコード化してコード値(CODE)を出力するコード化部(220)と、入力クロック(CLK)をコード値に該当する分だけ遅延させ、遅延された固定クロック(DLLCLK)を生成する遅延ライン(230)とを備える。遅延パルスが、入力クロックの整数倍に該当する第1の期間と特定レプリカ遅延期間である第2の期間との差に該当する第3の期間の間、ロジックハイレベル状態を有することを特徴とする。 (もっと読む)


【課題】注入信号の半整数倍の周波数で同期した信号を取り出せ、かつ広帯域動作に有利な電圧制御発振回路を提供する。
【解決手段】電圧制御発振回路は、互いに逆相の差動信号が入力される複数のユニットセル(UC1〜UC4)を具備し、外部電圧(Vtune)によって前記複数のユニットセル内の負荷抵抗値を制御することで、前記差動信号の遅延量を制御するリングオシレータ型の電圧制御発振回路であって、前記ユニットセルは、制御端子に前記外部電圧が与えられる可変負荷回路(Bu1,Bu2)をそれぞれ備え、前記複数のユニットセルの少なくとも一つ(UC1)は、入力端子から注入される入力信号により出力端子間が短絡されるスイッチ(SW1)を備える。 (もっと読む)


【課題】広い周波数範囲で高調波電流成分を削減して高周波ノイズを低減することのできる半導体集積回路の提供を図る。
【解決手段】クロック信号CKに同期して動作する複数のデジタル回路11,12を含む半導体集積回路であって、前記各デジタル回路は、周波数が同じで位相が異なる第1および第2クロック信号CKa,CKbの一方を受け取り、前記第1および第2クロック信号の位相差は、m,nを自然数として、ほぼ[2m−1]/2nであるように構成する。 (もっと読む)


【課題】低電圧で広帯域の動作が可能であり、回路面積の縮小が可能な高周波信号生成回路を提供する。
【解決手段】信号発生回路13は、出力信号の周波数と同一の周波数の信号を発生する。遅延手段14は、複数の遅延回路17を有し、信号発生回路13により発生された信号を遅延する。選択手段15は、複数の遅延回路17の出力信号を選択する。合成手段19は、選択手段15により選択された信号を合成し、出力信号を出力する。制御手段12は、出力信号の波形形状を設定するデータ、及び出力信号の少なくとも振幅、位相及び周波数を設定する制御信号に基づき、選択手段15を制御する。 (もっと読む)


【課題】回路面積を大きくすることなく、遅延ロックループ回路を提供すること
【解決手段】逓倍PLL107は、基準クロックを逓倍して出力する。DLL211は、逓倍PLL107から出力されたクロックと、逓倍PLL107から出力されたクロックを遅延させたクロックと、を比較し、比較結果に基づいて所定の遅延量を持つ遅延信号を生成する。遅延制御信号演算回路108は、DLL211が生成した遅延信号に基づき、所望の遅延制御信号を生成する。第1の遅延回路102は、遅延制御信号演算回路108が生成した遅延制御信号に基づいて、入力信号を遅延させる。 (もっと読む)


【課題】 クロック信号を調節してノイズを補償することである。
【解決手段】 第1の集積回路(IC)は、調節可能な遅延回路と第1のインターフェイス回路とを有する。第1のインターフェイス回路に与える遅延クロック信号を作り出すために、調節可能な遅延回路に第1のクロック信号が与えられる。第2のICは、電源電圧検知回路と、第1のICを相手にデータを転送する第2のインターフェイス回路とを有する。電源電圧検知回路は、第2のICの電源電圧内のノイズを示すノイズ信号を第1のICに与える。そのノイズ信号に基づいて、調節可能な遅延回路が遅延クロック信号の遅延を調節する。他の実施形態では、エッジが着色されたクロック信号が、集積回路(IC)間で高周波ジッタを共通にすることにより、それらのIC間のデータ伝送における高周波ジッタの影響を減らす。他の実施形態では、電源電圧を使用して複数のIC上でクロック信号を生成する。 (もっと読む)


【課題】延回路を用いて低ジッタの周波数可変クロック生成システムを実現する。
【解決手段】クロック生成装置100は、CKinを遅延してCKoutを提供する遅延回路200,300と、稼動主遅延段選択部と、稼動補正遅延段選択部と、遅延制御部を具備する。遅延回路は、選択的に動作する複数の主遅延段D1〜Dnが縦続接続された主遅延部300および、この主遅延部に接続され選択的に動作する複数の補正遅延段C1〜Cmが縦続接続された補正遅延部(補正用ディレイ200)を含む。稼動主遅延段選択部は、主遅延段のうち遅延動作に用いられる稼動主遅延段を選択する。稼動補正遅延段選択部は、補正遅延段のうち遅延動作に用いられる稼動補正遅延段を選択する。遅延制御部(MPU120)は、稼動主遅延段を選択することでCKinに対するCKoutの遅延量を定め、稼動主遅延段の遅延値が均一化するように稼動補正遅延段を決定する。 (もっと読む)


【課題】発振周波数に依らずに出力信号の電圧振幅を確保することができる遅延素子を提供すること。
【解決手段】本発明は、遅延回路1aと電流源回路2aとを備える。遅延回路2aは、NchトランジスタMN1〜8からなる。NchトランジスタMN1にはNchトランジスタMN3及びMN5が、NchトランジスタMN2にはNchトランジスタMN4及びMN7が接続される。NchトランジスタMN5とMN7とには、それぞれNchトランジスタMN6とMN8とが接続される。NchトランジスタMN3及び4は制御電圧VCにより制御される。NchトランジスタMN5のゲートは、出力ノードOUTBと接続される。NchトランジスタNM7のゲートは、出力ノードOUTと接続される。 (もっと読む)


【課題】本発明は、リング発振器に基づいた自己タイミング遅延素子に関し、内部にリング発振器を使い、リング発振器のクロック信号を基準にして入力信号を遅延させるフリップフロップを使い、自己タイミング方式のリセット信号を発生して外部のリセット入力が必要ではない2端子自己タイミング遅延素子を提供する。
【解決手段】本発明に係る自己タイミング遅延素子は、内部クロック信号を発生させるリング発振器(ring oscillator)、および前記リング発振器によって発生されたクロック信号をカウンターに印加し、定められたクロック周期だけ外部入力信号を遅延させる信号遅延回路部を備える。 (もっと読む)


【課題】効率的に且つ低消費電力で目的の信号との位相を調整するのに好適な位相調整装置及び無線受信装置を提供する。
【解決手段】位相調整装置100を、制御電圧によって遅延量を可変可能なインバーター回路IV1〜IVNをループ構成に接続してなる遅延段回路10と、遅延段回路10の遅延量を一定に保持する位相同期用回路20と、遅延段回路10の各接続部に入力端子が電気的に接続された接続切替回路SW1〜SWMを含む接続切替回路群30と、切替制御回路40とを含む構成とし、切替制御回路40は、遅延段回路10における1つおきに且つ周回して順に並ぶ各インバーター回路に対応する接続切替回路を1つずつ選択し、選択した接続切替回路が、遅延信号を後段の回路に供給するように、その他の接続切替回路が遅延信号を後段の回路に供給しないようにする切替制御信号を生成し、これを各接続切替回路に供給する。 (もっと読む)


【課題】デューティの設計値に対して、発振信号の振幅や周波数の変化に依存したズレが生じない、デューティ調整部を有する発振回路を提供することを目的とする。
【解決手段】発振回路は、発振部からの第1の発振信号が入力され、この第1の発振信号の振幅及び周波数に依存しない立ち上がり及び立下り時間を持つ第2の発振信号を生成する第1の差動回路と、第2の発振信号が入力され、バイアス電圧源から与えられる電圧に依存したデューティを持つ第3の発振信号を生成する第2の差動回路とを有する。 (もっと読む)


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