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Fターム[5J001DD00]の内容

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Fターム[5J001DD00]に分類される特許

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【課題】 段数切替型の遅延回路において、段数切替時に発生するハザードを抑制する。
【解決手段】 本発明の段数切替型の遅延回路は、段数切替前後で遅延回路の内部ノードの論理状態が変化しないように、遅延のための経路として選択されていない段に遅延回路の入力が接続されている。これにより、遅延回路のハザードの発生を抑制することができ、ひいては遅延回路を備えるDLL回路や半導体装置の論理規模を低減でき、低消費電力化に寄与し、また、半導体装置の処理速度を向上させることができる。 (もっと読む)


【課題】遅延経路を切り替えるマルチプレクサの遅延時間をキャンセルした遅延クロック信号生成回路を実現する。
【解決手段】N段直列接続の単位遅延段13からなり初段の単位遅延段13にクロック信号CLK1が入力する遅延回路10と、単位遅延段13のマルチプレクサ12と同一の遅延時間を有するN段直列接続のマルチプレクサ21からなり初段のマルチプレクサ21にクロック信号CLK1が入力する補正回路20と、遅延回路10の出力クロック信号CLKAと補正回路20の出力クロック信号CLKBとの位相差がクロック信号CLK1の1周期に等しくなるように遅延回路10の各単位遅延段13の遅延を制御するDLL制御回路30と、N段直列接続のマルチプレクサ12と同一の遅延時間を有するN段直列接続のマルチプレクサ61からなる調整回路60A、60Bとを備える。 (もっと読む)


【課題】入力信号の交流成分の歪み等の影響をなるべく受けることなく、本来のデューティー比(目標デューティー比)で出力信号を出力することのできるバッファ回路を提供する。
【解決手段】バッファ回路10は、デューティー比検出部16と直流成分生成部17とから構成される負帰還回路部によって、入力信号増幅部15の入出力間で出力信号SOのデューティー比に応じた直流成分の信号を帰還させている。つまり、バッファ回路10は、出力信号SOのデューティー比に応じて、入力信号SI´の直流成分をさらに小さくしたり、大きくしたりする。これにより、バッファ回路10は、出力信号SOのデューティー比を目的デューティー比に変更した上で、その出力信号SOを出力することができる。 (もっと読む)


【課題】高いクロック周波数に対応した高速動作が可能であると共に、高い精度でデューティ比を調節できる信号整形装置を提供すること。
【解決手段】所定パルス幅のパルス信号を生成するパルス信号生成部11と、パルス信号のデューティ比を制御するデューティ比調節部12と、を有する信号整形装置であり、パルス信号生成部11は、クロック信号が入力されるフリップフロップ回路101と、フリップフロップ回路101の出力信号を遅延させて当該遅延量に応じたパルス幅を有する単相のパルス信号を出力する遅延回路102と、を備え、デューティ比調節部12は、遅延回路102から出力される単相のパルス信号を互いに極性が反転した第1パルス信号と第2パルス信号からなる差動パルス信号に変換し、第1パルス信号の平均電圧と第2パルス信号の平均電圧との差に基づいて、パルス信号が目標のデューティ比になるように遅延回路102の遅延量を制御する。 (もっと読む)


共振クロック分配ネットワークのためのアーキテクチャが提示される。提示されたアーキテクチャにより、共振クロック分配ネットワークの従来モードでのエネルギ効率の良い作動が可能になり、クロック波形の目標仕様を満たすことができる。このようなアーキテクチャは一般に、複数のクロック周波数を有しマイクロプロセッサ、ASIC、及びSOC等の高性能かつ低電力のクロッキング要件の半導体デバイスに適用可能である。更に、アットスピード試験及び達成可能な性能レベルの応じた半導体デバイスのビニングに適用可能である。 (もっと読む)


共振クロック分配ネットワークのためのインダクタアーキテクチャが提示される。このアーキテクチャにより、選択的にインダクタを切り離すことによって共振クロック分配ネットワークの固有周波数の調整が可能になり、複数のクロック周波数でエネルギ効率の良い作動が実現する。提示されたアーキテクチャは、主として統合されたインダクタを備える共振クロックネットワーク設計を対象としており、面積オーバヘッドが現れない。このようなアーキテクチャは一般に、複数のクロック周波数を有しマイクロプロセッサ、ASIC、及びSOC等の高性能かつ低電力のクロッキング要件の半導体デバイスに適用可能である。更に、達成可能な性能レベルの応じた半導体デバイスのビニングに適用可能である。 (もっと読む)


共振クロック分配ネットワークのためのアーキテクチャが提示される。このアーキテクチャにより、選択的にイネーブルされるフリップフロップの導入によって、複数のクロック周波数での共振クロック分配ネットワークのエネルギ効率の良い作動が可能になる。提示されたアーキテクチャは、主として一体化インダクタを有する共振クロックネットワーク設計を目的としており、インダクタのオーバヘッドが出現しない。このようなアーキテクチャは一般に、複数のクロック周波数を有しマイクロプロセッサ、ASIC、及びSOC等の高性能かつ低電力のクロッキング要件の半導体デバイスに適用可能である。更に、達成可能な性能レベルの応じた半導体デバイスのビニングに適用可能である。 (もっと読む)


プログラム可能なサイズのクロック駆動回路及びプログラム可能なデューティサイクルの基準クロックを使用して、共振又は非共振モードで複数のクロック周波数の中の任意の1つの周波数で作動する場合に小さなエネルギ消費で目標クロック立ち上がり時間及びクロック振幅を実現する共振クロック分配ネットワークアーキテクチャが開示さる。一般に、このネットワークは、複数のクロック周波数をもつ半導体デバイス、及び高性能で低電力クロックを必要とするマイクロプロセッサ、ASIC、及びSOC等に適用可能である。 (もっと読む)


遅延ロックループ(DLL)は、第1の信号を「遅延時間」だけ遅延させ、それによって第2の信号を生成するために、遅延線を使用する。キャパシタは、第1の信号の第1のエッジで開始して第2の信号のエッジまで続く第1の率で充電される。次いで、キャパシタは、第1の信号の別のエッジまで第2の率で放電される。制御ループは、キャパシタが充電される量が、キャパシタが放電される量と同じであるように、遅延時間を制御する。遅延時間は、一定であり、第1の信号のデューティサイクルの変動に実質的に依存しない。一例では、デューティサイクル歪み相殺(duty cycle distortion cancellation)は、第1の信号のデューティサイクルの変化に対して比例して第1の率を変更することによって達成される。別の例では、第1の率および第2の率は、第1の信号のデューティサイクルに依存しない。
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【課題】本発明は、短いロッキングタイムを有する多相DLL回路及びその制御方法を提供する。
【解決手段】本発明のDLL回路は、 基準クロックを遅延させてDLLクロックを生成するが、制御電圧のレベルに応じて遅延量を調整する遅延手段;制御電圧の初期レベルを制御し、検出イネーブル信号を生成する初期動作制御手段;及び、検出イネーブル信号に応じて前記基準クロック及びDLLクロックの位相を比較して、制御電圧を生成する遅延制御手段を含むことを特徴とする。 (もっと読む)


【課題】本発明は、ドメイン・クロッシング回路の電流消費を減少させるための技術に関するものである。
【解決手段】本発明のドメイン・クロッシング回路は、リセット信号の解除に応答して内部クロックをカウントし内部コードを出力する内部カウンタ610と、リセット信号の入力を受けて内部クロックと外部クロックのタイミング差の分だけ遅延させ出力するレプリカ遅延部602と、レプリカ遅延部602から出力される遅延リセット信号の解除に応答して外部クロックをカウントし外部コードを出力する外部カウンタ620と、内部コードおよび外部コードを利用して外部クロックに同期され入力された外部信号を内部クロックに同期された内部信号に変換する内部信号生成部630と、を含む。 (もっと読む)


【課題】従来のPWM制御装置では、パルス幅変調信号の周期を一定に保ちながら高い分解能でデューティー比を制御できない問題があった。
【解決手段】本発明のPWM制御装置は、基準クロック信号REFCをカウントして第1のカウント値CNT1を出力する第1のカウンタ40と、第1のカウント値CNT1に基づき前縁制御信号FCNTLを出力する前縁制御信号生成部41と、調整用クロック信号ADJCを生成する調整用クロック生成部30bと、第1のカウント値CNT1に基づき調整用クロック信号ADJCの出力開始を指示する第2のカウンタ制御部20と、第2のカウント値CNT2を出力する第2のカウンタ50と、第2のカウント値CNT2に基づき後縁制御信号ECNTLを出力する後縁制御信号生成部51と、前縁制御信号FCNTL及び前記後縁制御信号ECNTLを合成してパルス幅変調信号を生成するPWMパルス生成部60と、を有する。 (もっと読む)


【課題】正転出力Uaと反転出力Uakのどちらかに断線等の故障が生じた場合であっても、伝送情報を精度よく受信することが可能なPWM信号の受信機を提供する。
【解決手段】正転出力Uaから計測された正転デューティ比と反転出力Uakから計測された反転デューティ比とに基づいて元デューティ比(伝送情報)に等しくなるように補正デューティ比を決定する受信機6において、正転デューティ比と反転デューティ比と補正デューティ比の少なくとも2つの間の差分を記憶しておき、正転出力Uaと反転出力Uakの一方が受信できない場合に、他方の出力から計測されたデューティ比と差分とに基づいて補正デューティ比を決定する。 (もっと読む)


【課題】データ信号を遅延可能なデータ信号遅延回路において、消費電力をより低減する。
【解決手段】データ信号遅延回路100Aは、クロック信号CKに同期して排他的に順次、アクティブとなるn個のイネーブル信号E0〜En-1を生成するデコーダ20と、入力データ信号Dinが共通して供給され、イネーブル信号E0〜En-1が夫々アクティブとなるタイミングにおいて、入力データ信号Dinを夫々取り込み保持するDフリップフロップ30〜3n-1と、Dフリップフロップ30〜3n-1によって夫々取り込み保持されたn個の保持データ信号30a〜3n-1aのうち、所定のタイミングでアクティブとなった一のイネーブル信号に対応される一の保持データ信号を選択して出力データ信号Doutを生成する選択ユニットUを備える。 (もっと読む)


【課題】入力信号におけるデューティ比の制約を無くし、コストや基板面積や回路設計上の制約を取り払うことができる通信装置、ベースバンド信号処理装置及び受信処理方法を提供する。
【解決手段】VCTCXO16と、VCTCXO16からの第1クロック信号aを分周するクロック分周回路27と、クロック分周回路27から出力された分周クロック信号bが入力され、入力された分周クロック信号bを所定倍して第2クロック信号cを生成するPLL部28と、PLL部28で生成された第2クロック信号cによってベースバンド信号処理を行うベースバンド信号処理部22と、を含む。第1クロック信号aと第2クロック信号cとが同じ周波数となるように生成する。 (もっと読む)


【課題】動作速度を向上出来る半導体集積回路装置及びデューティ制御方法を提供すること。
【解決手段】第1クロックCLK1に同期して動作し、該第1クロックCLK1が“H”レベルでアクティブとなる第1クリティカルパス12と、“L”レベルでアクティブとなる第2クリティカルパス13とを含むプロセッサコア2と、第2クロックCLK2のデューティを制御して前記第1クロックCLK1を生成する第1クロック生成部3と、前記第1クロックCLK1と、前記第1クリティカルパス12で生じる遅延時間Δtd1だけ遅れた第3クロックCLK3との第1位相差UPと、前記第1クロックCLK1と、前記第2クリティカルパス13で生じる遅延時間Δtd2だけ遅れた第4クロックCLK4との第2位相差DNとが最小となるように前記デューティを制御するよう、前記第1クロック生成部3に命令する制御部4とを具備する。 (もっと読む)


【課題】デューティ・サイクルひずみを補正する方法および回路を提供する。
【解決手段】デューティ・サイクルひずみを補正する方法および回路。遅延挿入ゲートは、CMOSフリップ−フロップ回路で生じたデータ依存遅延ひずみを補正する。遅延挿入ゲートは、2つの電界効果トランジスタおよびカレント・ミラーを含む。2つのトランジスタのそれぞれは、上流の回路から入力信号をそれぞれ受け取る。これらのトランジスタの少なくとも1つは出力ノードに結合される。出力ノードは、遅延挿入ゲートの中の電圧状態を一時的に保持し、入力信号のデューティ・サイクルのひずみがあればそれを補正する。 (もっと読む)


【課題】 半導体記憶装置においてはユーザー要求により、外部クロックの入力パッドの配置位置と、コマンド信号の入力パッド及びコマンドデコーダの配置位置とが離れることがある。このためコマンドデコーダでのコマンド取り込みが遅れるという問題がある。
【解決手段】 コマンドデコーダに入力されるクロックを、DLL回路を備えた内部クロック発生回路により発生させる。内部クロック発生回路からの内部クロックを入力されたコマンドデコーダは、外部クロックに同期した最速のタイミングで内部コマンド信号を出力できる。さらにDCC判定回路を備えることで、デューティを調整することもできる。コマンドデコーダ用の内部クロック発生回路を備えることで、高速アクセス可能な半導体記憶装置が得られる。 (もっと読む)


【課題】配線数の少ないパルス幅選択回路を提供する。
【解決手段】M(Mは自然数。例えばM=15。)本の信号配線W1と、M本の信号配線W1によって供給されるM種類のパルス信号を用いてN(NはMより大きい自然数。例えばN=64。)種類の制御データそれぞれに応じたN通りの論理演算を行い、前記N通りの論理演算の個々の論理演算においては前記M種類のパルス信号の一部のみを用いることによってN種類のそれぞれパルス幅が異なるパルス信号を作成することができる論理回路L1とを備え、論理回路L1が前記N種類の制御データのうちの一つの制御データ(画像データ1)を入力したときに、その一つの制御データに応じて論理回路L1が作成したパルス信号のパルス幅を選択するパルス幅選択回路。 (もっと読む)


【課題】SRラッチによってパルス幅変調信号を生成する際に、SRラッチの入力信号幅の最小スペック値に影響されずに、パルス幅変調信号を微細化できるようにする。
【解決手段】1つのパルス幅変調信号を作成するためのセット信号とリセット信号の組を複数組入力して、複数のパルス幅変調信号からなるパルス列を生成するパルス生成方法において、前記組を時間軸上の奇数番目と偶数番目に分離し、奇数番目の前記組により第1のSRラッチでパルス幅変調信号を作成し、偶数番目の前記組により第2のSRラッチでパルス幅変調信号を作成し、第1のSRラッチで作成したパルス幅変調信号と第2のSRラッチで作成したパルス幅変調信号を時間軸上で合成して前記複数のパルス幅変調信号のパルス列信号を生成する。 (もっと読む)


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