【課題】半導体装置の入出力クロックスキューを抑制する。
【解決手段】Ｉ／Ｏ電圧電源で駆動される第１のバッファ１及び第２のバッファ８と、Ｉ／Ｏ電圧電源の電圧レベルを示す電圧判定信号を生成する電圧判定部５と、第１のバッファ１を介して入力された入力クロック信号に基づいて出力クロック信号の位相を調整して第２のバッファへ出力するエコークロック生成部７と、電圧判定信号と位相の調整量との関係を選択するモード情報を記憶する記憶部６と、を有し、エコークロック生成部７は、電圧判定信号とモード情報とに基づいて出力クロック信号の位相の調整量を決定する。 （もっと読む）

【課題】ＰＷＭ出力幅を細かい単位で正確に制御する。
【解決手段】正相と逆相のＰＷＭ信号に対するデッドタイム挿入処理を以下のように行う。ＰＷＭ信号の出力幅が所定のデッドタイム期間よりも大きく設定された基準期間よりも小さい場合はクリア信号を出力し、大きい場合はセット信号を出力する。セット信号が出力された場合は、ＰＷＭ信号を補正ＰＷＭ信号として出力する。クリア信号が出力された場合は、正相のＰＷＭ信号をインアクティブとする補正を行って補正ＰＷＭ信号として出力する。デッドタイム挿入ブロックは補正ＰＷＭ信号に対して、正相と逆相の信号が同時にオンすることを防ぐようにデッドタイムを挿入する。 （もっと読む）

【課題】アナログ電圧を使用することなく、クロック信号を高精度且つ広範囲に遅延させる。
【解決手段】入力ノード１１０ａと出力ノード１１０ｂとの間に直列接続された複数のワンショットパルス生成回路２０１〜２０ｎを備える。ワンショットパルス生成回路２０１〜２０ｎのそれぞれは、入力されたクロック信号の一方のエッジに応答して、ワンショットパルスを生成する。ワンショットパルスのパルス幅は、カウント値ＲＣＮＴに基づいて可変である。これにより、カウント値ＲＣＮＴを変化させることによって、ディレイライン１１０の遅延量を広範囲且つ高精度に変化させることが可能となる。しかも、アナログ電圧を使用しないことから、アナログ電圧の生成回路やその安定化回路などを設ける必要もなくなり、回路設計が容易となる。 （もっと読む）

【課題】サンプル間、温度等の変位に伴い発生するロック位相の変動を補正し、ロック位相を一定とすることができるＤＬＬを備えた半導体装置を提供する。
【解決手段】位相検出回路（ＰＤ）１０５を構成する複数のＭＯＳＦＥＴのうち所定のＭＯＳＦＥＴのバックゲート電位を変更するＰＤバックゲート電位変更回路１０６と、温度センサ１０７と、サンプル別閾値電圧（Ｖｔ）情報を記憶したＦｕｓe（ヒューズ）１０８を備える。温度センサ１０７の温度情報、Ｆｕｓe（ヒューズ）１０８に記憶されたサンプル別閾値電圧（Ｖｔ）情報は、ＰＤバックゲート電位変更回路１０６に読み出され、閾値電圧を制御し、ロック位相の変動を補正する。 （もっと読む）

【課題】レイアウト面積の増加を抑えつつロックアップ時間の高速化を実現する。
【解決手段】本発明に係る遅延ロックループ回路１は、遅延ライン３と、初期遅延モニタリング部４と、位相比較部５と、遅延制御部６と、ファイン遅延部７とを備え、初期遅延モニタリング部４は、基準クロックと複数の単位遅延部のうちの一部の単位遅延部が出力する単位遅延クロックとの位相を比較する複数の位相比較用フリップフロップを備え、これら位相比較用フリップフロップの数を単位として当該比較を段階的に繰り返すことにより、全範囲について初期遅延モニタリングを行うものである。 （もっと読む）

【課題】分解能の高い遅延調整回路を提供する。
【解決手段】第１の素子と第２の素子とを有する第１の遅延調整部と、第３の素子を有する第２の遅延調整部と、前記第１の遅延調整部の出力又は前記第２の遅延調整部の出力を選択する出力選択部と、を含み、前記第２の素子の入力及び前記第３の素子の入力は前記第１の素子の出力であり、前記第１の遅延調整部の出力は前記第１の素子の出力及び前記第２の素子の出力であり、前記第２の遅延回路部の出力は前記第３の素子の出力であり、前記第３の素子は、第１の抵抗を介して第１の電源に接続されている第１の状態、及び、前記第１の抵抗を介して前記第１の電源に接続されていない第２の状態があることを特徴とする遅延調整回路。 （もっと読む）

【課題】１段ごとの遅延時間変化の誤差が小さい高精度の可変遅延回路の実現。
【解決手段】直列に接続された複数個の遅延ユニット20-0,20-iを有し、各遅延ユニットは、第１から第３論理ゲートを有し、第１論理ゲートG1は、前段の出力が後段の一方の入力になるように直列に接続され、他方の入力には、折り返し位置を指示する第１制御データCTN0,CTNiが入力され、第２論理ゲートG2は、一方の入力が第１論理ゲートの入力に接続され、他方の入力には折り返し位置を指示する第２制御データCT0,CTiが入力され、第３論理ゲートSGは、後段の出力が前段の一方の入力になるように直列に接続され、他方の入力には第２論理ゲートの出力が入力され、第３論理ゲートにおいて、一方の入力M1から出力Zまでの経路の遅延時間と、他方の入力M2から前出力Zまでの経路の遅延時間は、等しい可変遅延回路。 （もっと読む）

【課題】
安定的な動作を確保できる半導体回路装置、及び情報処理装置を提供することを課題とする。
【解決手段】
半導体装置は、入力信号に遅延を与える遅延部と、前記遅延部から出力される出力信号の位相を検出する位相検出部と、前記位相検出部から出力される位相情報に基づき、前記出力信号の位相の安定動作範囲を設定する設定部と、前記安定動作範囲から位相が外れた前記出力信号の検出回数をカウントするカウンタと、前記遅延部の動作条件又は外的要因に応じて、前記カウンタのカウント数のディスカウント数を表すディスカウント信号を生成するディスカウント制御部と、前記カウンタのカウント数と前記ディスカウント信号が表すディスカウント数とに基づき、前記出力信号の位相のエラーの有無を判定するエラー判定部とを含む。 （もっと読む）

【課題】アパーチャディレイをより小さくするアパーチャディレイ調整機能を有するサンプリングクロック生成回路を提供する。
【解決手段】ＳＳＣＧ１１からの出力クロック信号に対して所定の遅延量だけ遅延してサンプリングクロック信号を発生してサンプリングホールド回路に供給する、遅延回路２１，２２及びクロック発生器２３からなるサンプリングクロック生成手段と、ＳＳＣＧ１１の出力クロック信号に基づいて生成されたＣＣＤ駆動クロック信号と、上記サンプリングクロック信号とを位相比較して位相比較結果を出力する遅延型フリップフロップ２４と、上記位相比較結果に基づいて、上記駆動クロック信号と上記サンプリングクロック信号との位相差が実質的にゼロとなるように上記サンプリングクロック生成手段の遅延量を制御する制御ロジック回路２０とを備えた。 （もっと読む）

【課題】入力信号と出力信号の位相差の増大を抑制すること。
【解決手段】本発明の半導体装置は、縦続接続された複数の遅延素子を用いて、入力信号と出力信号の位相を合致させるロック調整動作を行うＤＬＬ回路と、リファレンス電位を基準として生成した出力電圧を、複数の遅延素子に供給する遅延素子用電源回路と、出力電圧がリファレンス電位の一定範囲内にあるか否かを検出し、出力電圧が一定範囲内にない場合、ロック調整動作を停止させるＤＬＬ動作信号をＤＬＬ回路に出力する検出回路と、を有する。 （もっと読む）

【課題】 原振クロック信号を通過させる場合の遅延時間と分周クロックを生成する場合の遅延時間を等しくするために、遅延時間の算出や遅延回路の調整を行う必要がない半導体集積回路を提供する。
【解決手段】 外部制御信号ＳＥの論理値に基づいて、クロック信号ＣＬＫと外部入力信号ＳＤの何れか一方を選択して内部入力信号Ｓ０とし、クロック信号ＣＬＫの立ち下がりで内部入力信号Ｓ０をラッチして第１内部出力信号Ｓ１を生成し、クロック信号ＣＬＫの立ち上がりで内部入力信号Ｓ０をラッチして第２内部出力信号Ｓ２を生成し、クロック信号ＣＬＫまたはクロック信号ＣＬＫの遅延信号を内部制御信号Ｓ３とし、内部制御信号Ｓ３の論理値に基づいて、第１内部出力信号Ｓ１または第２内部出力信号Ｓ２の何れか一方を選択出力し、選択された一方の内部出力信号は、当該選択期間中は信号レベルが変化しない。 （もっと読む）

【課題】回路規模が小さく、また設計が容易な構成にて、高精度なクロックを生成するＤＬＬ回路を実現する。
【解決手段】ＤＬＬ回路は、外部から入力される動作クロックｃｌｋｓと前記動作クロックと周波数が異なるもしくは等しい入力クロックと所望の周波数を表す設定値ｋから前記動作クロック周波数の前記設定値ｋ分の一の周波数を有する生成クロックｃｌｋｃを生成するクロック生成部１００と、前記生成クロックｃｌｋｃと外部から入力される参照クロックｃｌｋｒの位相差を比較し、その位相差を出力する位相比較部２００と、前記位相比較部２００の出力である位相差から、前記位相差を“０”とするように前記設定値ｋへ補正をする補正値を生成し、前記設定値ｋへ補正値を加算する補正部３００とを備える。 （もっと読む）

【課題】クロック伝送回路３の電流消費量の増大を抑えつつ、リードデータのジッタを軽減する。
【解決手段】半導体装置１０は、アクティブ期間内に内部クロック信号ＬＣＬＫよりも周期の長い長周期クロック信号を供給し、アクティブ期間に続くリード期間内に内部クロック信号ＬＣＬＫを供給するクロック出力制御回路７３と、クロック出力制御回路７３から出力された内部クロック信号ＬＣＬＫ及び長周期クロック信号を伝送するクロック伝送回路３と、データ入出力端子１４と、クロック伝送回路３によって伝送された内部クロック信号ＬＣＬＫに同期して、データ入出力端子１４にリードデータを出力する入出力回路６４とを備える。 （もっと読む）

【課題】遅延素子の遅延時間のばらつきに対してＴＤＣの変換特性を一定とし線形性を実現可能なＴＤＣの提供。
【解決手段】第１の信号ＤＡＴＡを順次遅延させる複数段の遅延素子１１_１〜１１_Ｎを有するディレイライン１０と、第２の信号ＣＬＫに応答して複数段の遅延素子の出力をサンプルする複数のフリップフロップ１２_１〜１２_Ｎと、相隣るフリップフロップの出力結果が切り替わるエッジ位置を、第１の信号の第２の信号に対する位相差として検出するエッジ検出器１３と、を備え、エッジ位置の検出結果に基づき、バイアス制御用の制御コードＩＣＮＴを生成するキャリブレーション制御回路１５と、制御コードに対応する複数段の遅延素子に対して供給するバイアス発生回路１４を備え、第１の信号の周波数範囲に対応した段数の遅延素子に、第１の信号のエッジが位置するように遅延素子１１_１〜１１_Ｎの遅延時間の校正を行う。 （もっと読む）

【課題】半導体装置の外部から入力されるコマンド（命令）及びアドレスのセットアップ／ホールドマージンを増加させることができる内部クロック周波数制御回路及びこれを利用する半導体装置を提供する。
【解決手段】本発明は、モードレジスタセット制御信号を受信してモードレジスタセット信号を出力するモードレジスタセットと、モードレジスタセット信号がイネーブルされて外部クロックと同一の周波数のデータ処理用クロックの予め設定された周期が経過するとイネーブル信号を生成する遅延部と、イネーブル信号がイネーブルされると外部から入力される同期命令をデコーディングして分周開始信号を生成する分周命令デコーダと、分周開始信号に応答して外部クロックと同一の周波数の選択クロックを出力するか、または、外部クロックより周波数が低いクロックを選択クロックとして出力する分周選択部とを含む。 （もっと読む）

【課題】様々なビットパターンのデータ信号において生じるスキューの進みと遅れのバランスを調整することができる信号伝送回路、スキュー補正方法及び画像読取装置を提供する。
【解決手段】信号伝送回路１００は、クロック信号ＣＬＫ及びデータ信号ＤＡＴＡをパラレルの信号ラインを介して個別に送受信する送信部１１０及び受信部１２０とを備え、データ信号ＤＡＴＡが送信される信号ラインには、信号ラインが延長されてなる遅延部１２５が設けられる。遅延部１２５の遅延量は、受信したＨ／Ｌトグル信号（ＨとＬが交互に繰り返される信号）ＨＬＴとクロック信号ＣＬＫとの時間差平均に基づいて定められる。遅延部１２５の遅延量をこのように調整することで様々なビットパターンのデータ信号ＤＡＴＡで生じるスキューの進みと遅れのバランスを調整し、全体的なスキュー補正量を抑制する。 （もっと読む）

【課題】起動時にＴＤＣにキャリブレーション処理を加えることで、時間分解能のばらつきが発生することを防ぎ、合わせて、遅延用の素子の冗長度を減らすことで回路規模の増大を防ぐ手段を提供する。
【解決手段】電源投入時等に多相発振器型ＴＤＣであるＰＤＣ＿ｃ及びバーニア型ＴＤＣであるＰＤＣ＿ｆのキャリブレーションを実行する。キャリブレーション時にはＰＤＣ＿ｆに入力するタイミング入力を参照クロックＣＬＫ＿ＲＥＦからＤＣＣＯの出力信号のうち一つを選択する。またデータは、先のＤＣＣＯの出力信号に隣接し、位相が進んだ出力信号とし、その間の遅延を導出する。これを全出力信号繰り返すことで、ＤＣＣＯの出力信号1周期を導出する。 （もっと読む）