【課題】電圧分解能を低下させることなく、高速化することができるＡ／Ｄ変換装置および固体撮像装置を提供する。
【解決手段】所定のアナログ・デジタル変換期間をＴｓとしたとき、（１−１／ｎ）Ｔｓ（ｎ：正の整数、ｎ≧２）より短い第１のサンプリング期間と、（１／ｎ）Ｔｓの第２のサンプリング期間とを設定し、アナログ信号を出力して第１のサンプリングを行わせ、該アナログ信号をｎ倍に増幅し、デジタルオフセット信号で選択されたアナログオフセット信号を加えた増幅アナログ信号を出力して第２のサンプリングを行わせるＡ／Ｄ制御回路と、第１のサンプリング結果から第１のデジタル信号とデジタルオフセット信号とを生成し、第２のサンプリング結果から第２のデジタル信号を生成し、デジタルオフセット信号と第２のデジタル信号とに基づいて、期間Ｔｓに対応した第３のデジタル信号を生成して出力するデジタル生成回路と、を備える。 （もっと読む）

【課題】カウントクロックの周波数によらず、AD変換により得られるデジタルデータの分解能を向上させることができるAD変換回路および撮像装置を提供する。
【解決手段】ラッチ部108は、比較部109による比較処理の間、クロック生成部18からのクロック信号を通過させ、比較処理の終了に係るタイミングでクロック信号をラッチする。列カウント部103は、クロック生成部18からのクロック信号をカウントすることに加えて、ラッチ部108にラッチされたクロック信号の論理状態に基づいて生成された計数信号をカウントする。 （もっと読む）

【課題】アナログ入力信号をデジタル出力信号に変換するためのシステム及び方法を提供する。
【解決手段】システムは、ＤＡＣ電流を供給するための電流モード（ＣＭ）デジタル・アナログ変換器（ＤＡＣ）回路２１０を含む。比較器回路２５０は、ＤＡＣ電流及びアナログ入力信号に基づいて決定されたエラー信号に応答して比較器信号を発生する。逐次近似レジスタ回路２７０は、比較器信号に応答して、ＤＡＣコード信号２７４又はデジタル出力信号２７２のうちの少なくとも１つを発生する。ＤＡＣコード信号をＣＭ ＤＡＣ回路によって用いて、ＤＡＣ電流を制御する。 （もっと読む）

【課題】 ＡＤＣにおいて、ランプ信号の電位の時間に依存した変化の開始に先立って、ランプ信号のランプ開始電位をシフトする形態が知られている。このランプ信号の電位をシフトする方法として、従来は積分アンプの入出力端子間に設けられた積分容量に電流を印加して充放電させていた。従って、ランプ信号のランプ開始電位をシフトするのに積分容量を充放電する期間を要していた。
【解決手段】 ランプ信号のランプ開始電位をシフトさせる電圧供給部を有することを特徴とするランプ信号出力回路である。 （もっと読む）

【課題】予測変換を行なう逐次変換方式のＡＤ変換装置において、従来よりも予測精度を向上させる。
【解決手段】アナログ・デジタル変換装置１において、変化量算出部２２は、変換部１１によって入力信号のＡＤ変換が実行される度に、新たに得られたＡＤ変換結果と１つ前に得られたＡＤ変換結果との変化量を算出する。変化量記憶部２３は、前回までのＡＤ変換結果に基づいて算出された所定数の変化量を記憶する。最大変化量抽出部２４は、変化量記憶部２３に記憶されている所定数の変化量のうちで最大変化量を抽出する。変換値予測部３０は、抽出された最大変化量に基づいて、ＡＤ変換によって求める全ビットのうちの１または複数ビットの予測値を決定する。変換部１１は、変換値予測部３０によって予測値が決定された１または複数ビットを除く残余のビットの値を逐次比較方式によって決定する。 （もっと読む）

【課題】 並列型ＡＤ変換器におけるカウンター回路の動作を精度良く制御する。
【解決手段】 第１クロック信号を計数してカウント信号を出力するカウンター回路と、第１クロック信号に基づいて、第２クロック信号を生成する第２クロック信号生成部と、カウント開始信号を前記第２クロック信号に同期して出力するクロック同期化部と、を有し、カウンター回路は、第２クロックに同期したカウント開始信号に応じて計数を行う。 （もっと読む）

【課題】多様な応用、および超広帯域の応用において使用されることができるアナログローパスフィルタを提供する。
【解決手段】ディジタル信号２０１を処理する電子回路は、各々がディジタル信号の遅延されたレプリカを生成するように構成されている複数のディジタル遅延回路２０３，２０５，２０７と、各々がディジタル信号または遅延回路の１つからの遅延されたレプリカをアナログ信号へ変換するように構成されている複数のディジタル対アナログコンバータ２１１，２１３，２１５，２１７と、各々がディジタル対アナログコンバータからのアナログ信号を利得係数によって調節するように構成されていて、かつ各々が出力をもつ複数のアナログ利得回路２２１，２２３，２２５，２２７と、アナログ利得回路の出力を加算するように構成されているアナログ加算器２３１とを含む。 （もっと読む）

【課題】受信信号の品質に応じて、ＡＤ変換器の識別レベルを適切に調整することにより、その実効的な分解能を向上させ、もって、高分解能と高速化の要求に応え得るデジタル受信機を提供する。
【解決手段】デジタル受信機は、識別レベル制御信号に応じて識別レベルを設定し、設定された識別レベルに基づいて入力アナログ信号をデジタル信号に変換するＡＤ変換器１０２と、設定値に基づき識別レベル制御信号を生成し、ＡＤ変換器へ出力する識別レベル調整回路１０４と、設定値に基づきＡＤ変換器の伝達関数に関する情報である伝達関数補正制御信号を生成する信号品質モニタ部１０８と、伝達関数補正制御信号に基づいて、ＡＤ変換器の伝達関数と初期伝達関数とのずれを相殺するようにデジタル信号を信号処理する伝達関数補正回路１０６とを備える。 （もっと読む）

【課題】時間インターリーブ方式のＡ／Ｄ変換を行う際のＡ／Ｄ変換部のサンプリング時間誤差を、簡易な構成で精度よく推定できるようにする。
【解決手段】複数のＡ／Ｄ変換部のそれぞれでタイミングをずらしてＡ／Ｄ変換を行って得た複数のデジタル出力信号を複数の出力端子から出力する時間インターリーブＡ／Ｄ変換器における時間誤差推定装置は、前記複数のＡ／Ｄ変換部のサンプリング時間誤差を推定するものであり、前記複数のデジタル出力信号同士の類似度を表す相関値を求める相関器と、前記複数のＡ／Ｄ変換部の出力信号の微分値により前記相関値の重みを調整した結果に基づいて、前記複数のＡ／Ｄ変換部のサンプリング時間誤差を推定する重み加算器と、を備える。 （もっと読む）

【課題】コンパレータのオフセットによるディザ量の制限を解消することができるパイプライン型Ａ／Ｄコンバータを提供する。
【解決手段】アナログ信号をデジタル信号に変換するパイプライン型Ａ／Ｄコンバータ１００は、縦列接続された複数のステージと、複数のステージのそれぞれから出力される副デジタル信号に基づいてデジタル信号を生成するエラー補正回路１０１とを備える。複数のステージのうち少なくとも１つのステージは、Ｎビットの副デジタル信号を出力する場合に、伝達関数のステージゲインが２^N-2で、且つ折返し数が２^N−４、もしくは、２^N−２、もしくは、２^Nであり、隣接するステージとエラー補正する際にオーバーラップするビット数が２ビットである。 （もっと読む）

【課題】アナログデジタル変換装置のサイズを縮小し、且つ、インタリーブ間のミスマッチに起因する誤差の補正に必要な処理量を低減する。
【解決手段】本発明の実施形態のアナログデジタル変換装置は、アナログ入力信号をデジタル出力信号に変換する。アナログデジタル変換装置は、アナログデジタル変換ユニット１２と、疑似エイリアス信号生成部１１４と、利得制御部１１６と、エイリアス信号補正部１１８と、を備える。アナログデジタル変換ユニット１２は、アナログ入力信号を、複数のデジタル信号に変換する。疑似エイリアス信号生成部１１４は、複数のデジタル信号を合成した合成信号に含まれるエイリアス信号成分を模擬する疑似エイリアス信号を生成する。利得制御部１１６は、疑似エイリアス信号を用いて、デジタル出力信号の利得を制御する利得制御信号を生成する。エイリアス信号補正部１１８は、利得制御信号を用いて、エイリアス信号成分を補正する。 （もっと読む）

【課題】製造ばらつきによる誤動作が少ないＡＤ変換器を提供することを目的とする。
【解決手段】本発明に係るＡＤ変換器１は、アナログ入力信号を所定の分解能を有するデジタル信号に変換するサイクリック型のアナログデジタル変換器であって、入力される第１アナログ信号の大きさとしきい値とを比較して該比較結果を示すデジタル値を出力する比較部１３と、第１アナログ信号を１よりも大きく２よりも小さいβ倍に増幅するとともに比較部の比較結果に応じて所定の演算を実行して第２アナログ信号を出力するＭＤＡＣ部１４とを備えるデジタル近似部１０と、ＭＳＢを演算するときはアナログ入力信号を、又ＭＳＢを演算するとき以外は第２アナログ信号を第１アナログ信号として出力するマルチプレクサ２０と、βの値を推定するβ推定部３０と、比較部が出力するデジタル値を順次取り込んでデジタル信号として出力するデジタル信号出力部４０とを有する。 （もっと読む）

【課題】変換対象であるアナログ信号の信号特性に応じた分解能でデジタル信号に変換でき、かつ、その際の消費電力が削減できるようにする。
【解決手段】入力信号Ｇ１の所定の特性を検出する信号特性検出部６と、信号特性検出部により検出された信号特性に基づき分解能を設定し、該分解能のアナログデジタル変換に必要な動作のみを指示する制御信号Ｇ１０を生成し、出力する制御信号生成部７と、複数のレジスタ値が格納されて、レジスタ値に対応したレジスタ信号を出力する逐次比較レジスタと、レジスタ信号をアナログ信号に変換して、基準電圧信号として出力するデジタルアナログ変換器と、入力信号と基準電圧信号とを比較して比較結果信号を出力するコンパレータと、を備える。 （もっと読む）

【課題】カウントした計数値の誤差の発生を抑制することができるAD変換回路および撮像装置を提供する。
【解決手段】上位カウンタ101は、遅延回路から出力される第1の下位位相信号を構成する1つの出力信号をカウントクロックとしてカウントを行って第1の上位計数値を取得する。第1の上位計数値を構成する各ビットの値が反転された後、上位カウンタ101は、遅延回路から出力される第2の下位位相信号を構成する1つの出力信号をカウントクロックとしてカウントを行い、さらに下位カウンタ104から出力される上位用カウントクロックに基づいてカウントを行って第2の上位計数値を取得する。変更部103は、上位カウンタ101のカウントクロックの切換えの際に、カウントクロックの論理状態を所定の状態に変更する。 （もっと読む）

【課題】相互キャパシタ方式の入力装置の検出感度を改善し、または、センシング時間を短縮する。
【解決手段】送信回路２０は、１回のセンシングごとに送信電極１０に複数のパルス信号を含む送信信号Ｓ１を印加する。Ａ／Ｄコンバータ４４は、各パルス信号のポジティブエッジごとに、演算増幅器３２の出力電圧に応じた検出電圧Ｖｓをデジタル値に変換することにより第１データ系列ＤＲを生成するとともに、各パルス信号のネガティブエッジごとに、検出電圧Ｖｓをデジタル値に変換することにより第２データ系列ＤＦを生成する。ＤＳＰ１０２は、第１データ系列ＤＲと第２データ系列ＤＦそれぞれに含まれる、互いに対応するデジタル値の差分を算出し、各デジタル値の差分を積分する。 （もっと読む）

【課題】アナログデジタル変換器のサンプリングクロックのジッタの影響を、低消費電力でデジタル補正する。
【解決手段】アナログデジタル変換器のサンプリングクロックを、サンプリングクロックよりも低周波数かつ低ジッタの基準クロックを源振とする位相同期ループ(PLL)により生成する。サンプリングクロックと基準クロックが同期するタイミングにおけるタイミング誤差を時間デジタル変換器(TDC)によりデジタル値に変換する。なお、基準クロックが存在しないサンプリングタイミングにおけるタイミング誤差については、検出されたタイミング誤差を補間して生成する。これにより、各サンプリングタイミングにおけるサンプリングクロックのジッタ値を取得する。当該ジッタ値からサンプリング電圧誤差を算出し、アナログデジタル変換器の出力をデジタル補正する。 （もっと読む）

【課題】セットリング誤差を線形化でき、高速で消費電力の小さいパイプライン型Ａ／Ｄ変換回路を提供する。
【解決手段】パイプライン型Ａ／Ｄ変換回路において、各段のＡ／Ｄ変換回路部に、複数の比較器を含み、入力信号をＡ／Ｄ変換するサブＡ／Ｄ変換回路と、サブＡ／Ｄ変換回路からのデジタル信号を、正負の参照電圧を基準値として用いて生成したアナログ制御信号にＤ／Ａ変換し、アナログ制御信号に基づき、入力信号を、複数のサンプリングキャパシタを用いてサンプリングし、ホールドし、増幅してＤ／Ａ変換する乗算型Ｄ／Ａ変換回路と、後段側の乗算型Ｄ／Ａ変換回路でサンプリングをする前に、後段側のサンプリングキャパシタを、サブＡ／Ｄ変換回路に含まれる複数の比較器の出力する比較結果信号に応じて、正負の参照電圧の中間電圧値に予め充電するプリチャージ回路と、を設け、セットリング誤差を線形化する。 （もっと読む）