【課題】分周信号を検査するにあたって、その周波数のみならず第１区間長および第２区間長をも検査し、比較対象に用いる信号を生成する高価な検査装置を必要としない自己診断回路を有する半導体集積回路およびその検査方法を提供する。
【解決手段】分周回路の検査を、生成される分周信号の周波数およびデューティー比、すなわち第１区間および第２区間の比率、の２つに対して行う。外部からはデューティー比を定義する２つの期待値を供給する。 （もっと読む）

【課題】クロック異常を検出する精度を向上させる技術を提供する。
【解決手段】被検査クロックを遅延させる第１の遅延回路の出力と第２の遅延回路の出力よりＬｏｗ期間を決める。定められたＬｏｗ期間に信号変化をカウントする。被検査クロックとカウント値により異常検出する。第１の遅延回路の出力と第２の遅延回路の出力よりＨｉｇｈ期間を決める。定められたＨｉｇｈ期間に信号変化をカウントする。被検査クロックとカウント値により異常検出する。Ｌｏｗ期間の異常とＨｉｇｈ期間の異常を統合する。 （もっと読む）

【課題】非同期信号のデューティ比を補正可能なデューティ比補正回路を提供すること。
【解決手段】本発明に係るデューティ比補正回路は、第１クロック信号が入力されるクロック用入力バッファと、補正信号に基づいて、前記クロック用入力バッファから出力される第２クロック信号のデューティ比を調整して第３クロック信号を生成するクロック用デューティ調整回路と、第１データ信号が入力されるデータ用入力バッファと、前記補正信号に基づいて、前記データ用入力バッファから出力される第２データ信号のデューティ比を調整して第３データ信号を生成するデータ用デューティ調整回路と、前記第３クロック信号に基づいて、前記補正信号を生成するデューティ比較回路と、を備えるものである。 （もっと読む）

【課題】入力パルスのデューティが測定可能となり、回路構成が簡素化できるようにする。
【解決手段】ＨレベルとＬレベルとを繰り返す入力パルスを同一遅延時間でｎ＋１段に亘って遅延させてｎ＋１相の遅延パルスを生成し、該ｎ＋１相の各遅延パルスのそれぞれがＨレベルであるかＬレベルであるかに応じて変化し、且つ所定のタイミングにおいて、前記入力パルスのＨレベル側又はＬレベル側のパルス幅を示すエンコード信号を生成し、前記所定のタイミングにおける前記エンコード信号を、前記Ｈレベル側又はＬレベル側のパルス幅信号として保持する。 （もっと読む）

【課題】テスト中に所望の位相に対して追随できるテスト回路を備え、安価にDDRifのテストを行うことを目的としている。
【解決手段】本発明における半導体装置は、位相シフト量を決定するDLL２００と、テストモード時に所定位相ずらす演算回路３００と、位相シフト量を設定するレジスタ１１〜１６と、設定した位相にシフトして信号の送受信を行う伝送回路１０とを備える。伝送回路１０は、第１の信号を設定した位相にシフトする位相シフタ１と、テストモード時に第１の信号をループバックする双方向バッファ２１と、双方向バッファ２１から出力された信号の位相をシフトする位相シフタ２と、第３の信号の位相をシフトする位相シフタ３と、テストモード時に第３の信号をループバックする双方向バッファ２２と、双方向バッファ２２から出力された信号の位相をシフトする位相シフタ４と、位相シフタ２，４の出力信号を取り出すFIFO３０とを備える。 （もっと読む）

【目的】 安定化のために、デジタル量を用いる安定化ヘリウム−ネオンレーザの高度の安定度をうるため、デジタルのパルスの形状を正確に揃える手段の提供を行なうと共に、前記安定化のためのデジタル量のパルスの周波数を正確に一定にする手段の提供を行なうことを目的とする。
【構成】
レーザから安定化のために使用出来るデジタル量のパルス周波数を、基準周波数を完全に、しかも安定に一致させるため、ダイオードの順方向の電圧を利用して、正負のパルスの基線を零ボルトにし、さらに、このデジタル量をアナログ量に変換する際、Ｆ／Ｖ変換回路と正負のパルスの電荷をゆっくり積分する回路を並列にして誤差信号の値を完全に零にしている。 （もっと読む）

【課題】パルス信号の入力及びオーバーフローの双方について割り込み信号を発生するタイマを用いてパルス信号の幅や周期を正確に測定可能なパルス信号測定方法を提供する。
【解決手段】リロードレジスタへリロードすると共に割り込み信号を出力し、カウント値がオーバーフローした場合にはリロードレジスタへリロードせずに割り込み信号を出力すると共にオーバーフローフラグをオン状態にするタイマを用いてパルス幅又は周期を測定する際に、割り込み信号を受けてリロードレジスタのカウント値を読み出し（ステップＳＴ１）、タイマのオーバーフローフラグの状態を判別し（ステップＳＴ２）、オーバーフローフラグがオンしている場合に、リロードレジスタから読み出した今回値と前回値との比較に基づいてパルス信号の入力の有無を判断する（ステップＳＴ６）。 （もっと読む）

本発明は、時間／電圧変換回路に関し、前記時間／電圧変換回路は、構造的に互いに同一であり、その各々がそれぞれの論理制御信号ＵｐおよびＤｗｎを受ける入力部、ならびに論理制御信号ＶｕｐおよびＶｄｗｎの継続時間を表す対応する電圧を与える出力部を有する２つの単純な時間／電圧変換器ＣＴＴ１およびＣＴＴ２と、各々が当該単純な変換器ＣＴＴ１およびＣＴＴ２に接続されている正３０２および負３０４の入力部ならびに２つの制御信号ＵｐおよびＤｗｎの間の電圧の差を表す信号Ｖｄｉｆｆを与える出力部をもつ微分器ブロックＢＥ２とを備える。微分器ブロックＢＥ２からの出力Ｖｄｉｆｆは、積分器ブロックＢＥ３に接続されている。
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