【課題】回路規模の増大を抑制しつつ、受信したデータ信号の等化量を調整することが可能な半導体集積回路を提供する。
【解決手段】半導体集積回路１００は、イコライザと、イコライザにより等化されたデータ信号の位相を検出しこのデータ信号の位相と復元クロック信号の位相とを比較し、等化されたデータ信号のビット幅が復元クロック信号の周期よりも小さいときは第１の比較信号を出力し、一方、大きいときは第２の比較信号を出力し、復元クロック信号の位相がデータ信号の位相よりも進んでいる場合には第３の比較信号を出力し、遅れている場合には第４の比較信号を出力する位相比較回路と、第３、第４の比較信号および基準クロック信号に基づいて、復元クロック信号を生成する復元クロック生成回路と、少なくとも第１、第２の比較信号に基づいて、イコライザのピーキング量を制御する制御回路と、を備える。 （もっと読む）

【課題】クロックスキューを補償することができるコントローラを備える集積回路を提供する。
【解決手段】第１クロックマッシュに入力される第１クロックと第２クロックマッシュに入力される第２クロックとの間のスキューを調節するためのクロックスキューコントローラを備える。クロックスキューコントローラは、第１出力クロックと第２出力クロックとの間の遅延時間に対応するパルス信号を発生するパルス発生器と、パルス信号のパルス幅に対応するデジタル信号を出力するパルス幅検出器と、デジタル信号に対応する時間だけ、第１及び第２クロックのうちのいずれか一つを遅延させるクロック遅延調節器と、を備えて、クロックマッシュの間のクロックスキューを検出し、該検出されたスキューに対応する遅延時間だけクロックマッシュに供給されるクロック等の遅延時間を調節することができる。 （もっと読む）

【課題】従来の多相クロック生成回路では、出力クロック信号に任意の周波数プロファイルを設定することができなかった。
【解決手段】本発明にかかる多相クロック生成回路１は、基準クロック信号に基づき多相クロック信号を生成する位相ロックループ回路１０と、多相クロック信号の周波数プロファイルを保持し、開始信号に基づき周波数プロファイルの出力を開始し、基準クロック信号に基づき任意の周期で周波数プロファイルを更新する周波数プロファイル保持回路２０と、周波数プロファイルに基づいて多相クロック信号のうち任意の位相のクロック信号を選択し、選択したクロック信号を位相ロックループ回路１０に帰還させるクロック選択回路３０とを有することを特徴とするものである。 （もっと読む）

【課題】フィード・フォワード位相周波数検出器を備えた、高速且つ低ジッタの位相ロック・ループ（ＰＬＬ）を提供する。
【解決手段】
位相周波数検出器に含まれる位相差センサは、基準信号の立ち上がりエッジとフィードバック信号の立ち上がりエッジとの間の位相差期間を指示する出力信号を供給する。また、この装置に含まれる進み−遅れセンサは、基準信号がフィードバック信号より進んでいる場合を指示する出力信号を供給する。さらに、ステアリング論理が、位相差センサ及び進み−遅れセンサの出力に結合される。このステアリング論理は、基準信号がフィードバック信号より進んでいる場合は、位相差期間信号を第１出力に導き、基準信号がフィードバック信号より遅れている場合は、位相差期間信号を第２出力に導く。 （もっと読む）

【課題】入力されるシステムクロック信号と反転されたシステムクロック信号との交差点と、基準信号とが一致するように調整可能な回路を備えた半導体メモリ装置を提供すること。
【解決手段】このため本発明は、システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第１クロック信号を生成する第１クロック入力部と、システムクロック信号と基準信号との交差点を基準とする第２クロック信号を生成する第２クロック入力部と、反転されたシステムクロック信号と基準信号との交差点を基準とする第３クロック信号を生成する第３クロック入力部と、遅延制御信号に対応して第１クロック信号を遅延させ遅延クロック信号として出力する遅延部と、遅延クロック信号と第２クロック信号との位相差又は遅延クロック信号と第３クロック信号との位相差に対応して遅延制御信号を出力するクロック遅延調整部とを備える半導体メモリ装置を提供する。 （もっと読む）

【課題】半導体メモリ装置の遅延固定クロックの出力において、デューティ比を容易に補正して出力可能な遅延固定回路を備える半導体メモリ装置を提供すること。
【解決手段】このため、本発明は、システムクロックを所定の時間遅延させ、遅延固定クロックを出力する遅延固定回路と、該遅延固定クロックのデューティ比を補正して第１クロックを出力するにあたり、前記第１クロックの第２エッジと、前記第１クロックによって生成された第２クロックの第２エッジとのタイミング差に対応して、前記遅延固定クロックのハイレベル区間とローレベル区間との比を調整するデューティ補正回路と、前記第１クロックの第１エッジと前記第２クロックの第１エッジとの位相を合わせるクロック同期回路とを備える半導体メモリ装置を提供する。 （もっと読む）

【課題】経時変化や温度変化に拘らず、常に最適なタイミングの調整をすることが可能な位相制御回路を実現する。
【解決手段】位相を制御する位相制御回路において、クロック信号を遅延する可変遅延回路と、遅延されたクロック信号がクロック入力端子に入力され、データ信号がデータ入力端子に入力される第１のフリップフロップ回路と、データ信号がクロック入力端子に入力され、遅延されたクロック信号がデータ入力端子に入力される第２のフリップフロップ回路と、第２のフリップフロップ回路の出力信号に基づいて可変遅延回路の遅延量を制御する積分回路とを備える。 （もっと読む）

【課題】クロック信号を発生するクロック発生回路及び方法を公開する。
【解決手段】クロック発生回路は、外部クロック信号を直接受信して、反転された外部クロック信号を発生するインバータと、一番目のループ回路が反転外部クロック信号を受信してｎ（ｎは２以上の定数）個のノードをそれぞれ備え、Ｍ−１（Ｍは１以上の定数）個のループ回路のそれぞれがｎ個のノードの対応する１つからｎ個の中間内部クロック信号それぞれを発生し、ｎ個の中間内部クロック信号の周波数が外部クロック信号及び反転外部クロック信号の周波数の倍数であることを特徴とする直列に配列されたＭ個のループ回路と、それぞれが直列に接続されて以前のループ回路から対応する中間内部クロック信号を受信し、対応する中間内部クロック信号を次のループ回路に出力するＭ−１個のインバータそれぞれと、を具備するｎ個のインバータの集合で構成されている。 （もっと読む）

【課題】 従来、デジタル位相検出器における位相検出限界は、遅延素子の遅延時間により決定されるため、例えば、ＰＬＬ回路に低ジッタ特性が要求される場合には、全デジタルＰＬＬ回路は不適当であった。
【解決手段】 第１のクロックＣＬＫfを遅延する複数の第１の遅延素子１０１₁〜１０１_nと、第２のクロックＣＬＫrを遅延する複数の第２の遅延素子１０２₁〜１０２_nと、前記第２の遅延素子により順次遅延された前記第２のクロックＲＥＦ１〜ＲＥＦｎに従って、前記第１の遅延素子により順次遅延された前記第１のクロックＦＢ１〜ＦＢｎを取り込み、相対的な位相関係を表すデジタル値Ｑ１〜Ｑｎを保持する複数のデータ保持回路１０３₁〜１０３_nと、を備えるように構成する。 （もっと読む）

【課題】 電源電圧のレベルが低くなっても高周波数の多様なクロック信号を発生することが可能な位相同期ループ及び方法を提供すること。
【解決手段】 位相同期ループ回路は外部クロック信号と帰還クロック信号を受信し、外部クロック信号の位相が帰還クロック信号の位相より先行するとアップ信号を発生し、外部クロック信号の位相が帰還クロック信号の位相より遅れるとダウン信号を発生する位相検出器と、アップ信号に応答して制御電圧が増加し、ダウン信号に応答して制御電圧を減少するループフィルタ回路と、制御電圧を受信してｎ（ｎは４以上の整数）個の内部クロック信号を直接発生する電圧制御発振器回路とを含むこともできる。また、位相同期ループ回路は少なくとも４個のループを含み制御電圧を受信して複数の内部クロック信号を発生する電圧制御発振器回路も含むことができる。 （もっと読む）

【課題】 ジッタ耐性を強化し、かつロックレンジを拡大するデジタル制御型位相合成回路システムを得る。
【解決手段】 位相の異なる２つのクロックと制御信号が入力され、制御信号による重み付けに基づいて、これらのクロックの中間の位相をもつ出力クロックを合成する位相合成回路と、出力クロックの位相と基準クロックの位相とを比較するバイナリ型位相比較回路と、バイナリ型位相比較回路による比較結果に基づいて第１のカウント値をカウントアップ又はカウントダウンし、第１のカウント値の最上位ビットの値を出力し、第１のカウント値にキャリー又はボローが発生した場合にクロックパルスを出力する第１のアップダウンカウンタと、クロックパルスを動作クロックとし、第１のカウント値の最上位ビットに基づいて第２のカウント値をカウントアップ又はカウントダウンし、第２のカウント値を制御信号として出力する第２のアップダウンカウンタとを有する。 （もっと読む）

線形位相検出器は、クロック抽出器およびデータ再生器内で使用するために、第１および第２クロック信号（ＣＬＫＯＯ，ＣＬＫ９０）を受信して第１および第２制御信号（ＵＰ，ＤＯＷＮ）を生成する回路（１，２）を備え、これらの回路は、入力および出力との間の長い経路の長さと多くの動作により大きな遅延を有する（洞察）。これらは、それぞれの回路（１，２）に２つの並列のラッチ（１０，１１，２０，２１）と、これらのラッチの出力信号を多重送信するマルチプレクサ（１２，２２）を与えることにより、より速くさせることが可能である（基本概念）。データ信号は第１回路（１）に供給され、第１回路出力信号は第２回路（２）に供給される。それぞれがまた２つのラッチとマルチプレクサを備える第３および第４回路（３，４）を導入することにより、高速線形位相検出器は、多数のトランジスタから独立した、データ信号におけるゲインを有するように構成されており、これは長所である。それぞれの回路（１，２，３，４）の論理回路（１３，２３）は、加算器／減算器（５）に結合される。
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【課題】超高速且つ高性能な線形位相誤差検出の方法及び検出回路を提供すること。
【解決手段】入力データ信号のエッジとクロック信号のエッジとの間の位相誤差を検出するために使用される方法及び装置を開示する。本発明は超高周波数において並びに線形位相誤差情報が必要な場合において使用される。本発明は任意の集積回路論理技術の利便性を拡張する。これにより周波数適用範囲が倍増するとともに、所望の線形位相誤差を測定する機能が維持される。クロッキング信号を用いてデータ入力信号のサンプリングを行うためにフリップフロップ回路が使用され、立ち上がりエッジのデータと立ち下がりエッジのデータに対して別個に処理が行われた後、両エッジからの位相誤差情報のアナログ式再合成が集積回路の速度による制限のない方法で行われる。 （もっと読む）

位相比較回路の動作速度を緩和して、高速なデータ信号入力に対しても安定したクロック抽出機能とデータ整形機能を有するＣＤＲ回路を提供する。入力されたデータ信号の単位時間幅の２倍の周期を有するクロック信号で動作する位相比較回路において、データ信号の遷移点とクロック信号の遷移点との間の位相差を表す位相誤差信号のパルス幅を、データ信号の単位時間幅だけ伸長する。
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【課題】 位相比較器の位相差の検出精度を高めることである。
【解決手段】 位相差信号生成回路２４は、エッジ検出フラグ生成回路２２で検出される比較対象信号ＣＯＭＰ１の立ち上がりに同期した信号と、エッジ検出フラグ生成回路２３で検出される比較対象信号ＣＯＭＰ２の立ち上がりに同期した信号から比較対象信号ＣＯＭＰ１と比較対象信号ＣＯＭＰ２の位相差に応じた期間ハイレベルとなる信号Ｃ＿ＳＩＧＮＡＬをトライステートバッファ１２の制御端子に出力する。ステータス管理回路２５は、比較対象信号ＣＯＭＰ１と比較対象信号ＣＯＭＰ２位相の進みまたは遅れに応じた信号Ａ＿ＳＩＧＮＡＬをトライステートバッファ１２の入力端子に出力する。 （もっと読む）

【課題】 出力信号のＡＣ特性を自動調整する機能を備えた半導体装置を提供する。
【解決手段】 第一及び第二の信号ＣＬＫ，ＲＤＸを複数の端子２ａ，２ｂから並行して出力する信号出力部１と、各端子２ａ，２ｂから出力される第一の信号ＣＬＫと第二の信号ＲＤＸの遅延時間を検出する遅延検出部６と、遅延時間に基づいて第一の信号ＣＬＫと第二の信号ＲＤＸとの間の遅延時間を相殺するように、信号出力部１と端子２ａとの間に遅延素子４ａ〜４ｄを挿入する遅延制御部７とを備えた。 （もっと読む）

【課題】電流制御手段の電流制御用トランジスタに供給されるゲート電圧がトランジスタの閾値Ｖthに近づいても、出力されるクロック波形に振幅減衰が生じることのない差動遅延回路及びＤＬＬ回路を提供すること。
【解決手段】 互いに逆相の差動のクロック信号が入力される一対の差動トランジスタＭＰ2，ＭＰ3と、前記差動トランジスタに接続されて、差動のクロック信号が出力される一対の出力ラインと、前記差動トランジスタに接続されて、制御電圧によって前記差動トランジスタに流れる電流の量を制御することによって、前記出力ラインに出力される差動のクロック信号の遅延量を制御することが可能な電流制御手段ＭＰ1，ＭＮ3〜ＭＮ5と、前記差動トランジスタに接続されて、前記差動トランジスタに流れる電流に所定の定電流を供給する電流供給手段ＭＰ4と、を具備したものである。 （もっと読む）

位相比較回路に関し、特にデータとクロックとの位相差の比較において、データのデューティが１００パーセントからずれたときに生じる位相の誤同期を検出する位相誤同期検出回路を提供する。データとクロックとの位相差を検出する位相比較器において、その位相誤同期検出回路は、データの立ち上がりとクロック位相との位相差を検出してその平均位相差を出力する第１の位相検出部と、データの立ち下がりとクロック位相との位相差を検出してその平均位相差を出力する第２の位相検出部と、前記第１の位相検出部からの平均位相差と前記第２の位相検出部からの平均位相差との差が所定の範囲を超えるときに位相誤同期と判定する位相誤同期判定部と、により構成する。
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【課題】
ディジタルデータをもとに良否判定可能な比較的安価な検査装置を用いて遅延同期ループ回路の良否検査を行うことができる遅延同期ループ回路の良否検査方法及び、遅延同期ループ回路の良否検査回路を提供する。
【解決手段】
基準信号を所定時間ずつ遅延させたN個のタップ信号を出力する遅延同期ループ回路の良否検査回路及びこの良否検査回路により行う良否検査方法において、各タップ信号をクロック信号とするN個のフリップフロップといずれかのタップ信号をクロック信号とするフリップフロップとを直列接続することによってシフトレジスタを形成し、このシフトレジスタを基準信号の1周期分動作させて、N個目のフリップフロップの出力信号とN＋1個目のフリップフロップの出力信号とに基づいて遅延同期ループ回路の良否を判定することとした。 （もっと読む）

【課題】 ノイズ耐性を向上できる位相差検出回路を提供すること。
【解決手段】 次エッジタイプ判定器３１と先立ち上がり判定器３２と立ち上がりエッジ専用位相差検出回路８０と立ち下がりエッジ専用位相差検出回路９０とを設け、前記次エッジタイプ判定器３１と前記先立ち上がり判定器３２から出力される検出信号をもとに、立ち上がりエッジ専用位相差検出回路８０と立ち下がりエッジ専用位相差検出回路９０からそれぞれ出力されるＵＰ出力、ＤＮ出力をスイッチ回路６１〜６８、スイッチ回路７１〜７８により切り替える。 （もっと読む）