【課題】広帯域の周波数範囲におけるどの周波数の基準クロックを受けてもロックする時間を短くできるクロック生成回路を簡易な回路構成で実現。
【解決手段】基準クロックを第１の個数の電圧制御遅延素子１２−1〜１２−Ｎで遅延させて第１の遅延クロックを生成し、第２の個数の電圧制御遅延素子１２−1〜１２−Ｋで遅延させて第２の遅延クロックを生成する遅延部１１と、前記基準クロックの位相と前記第１の遅延クロックの位相とを比較する位相比較部２１と、遅延制御電流を出力するチャージポンプ２２と、遅延制御部２３と、前記基準クロックの位相と前記第２の遅延クロックの位相とを比較し、前記基準クロックと前記第１の遅延クロックとの位相差を判定する判定部１３ａと、前記位相差が閾値より大きい場合、前記遅延制御電流が第１の値になり、前記閾値以下の場合、前記第１の値より小さい第２の値になるように制御するチャージ制御部１３ｂとを備える。 （もっと読む）

【課題】感度関数と相補感度関数の両方が低減されたＰＬＬ回路を提供する。
【解決手段】本発明のＰＬＬ回路１０は、一般的なＰＬＬ回路の構成を備えた第１ループ５０と、相補感度関数を低減するための第２ループ５２とを備えて構成されている。第１ループ５０では、周波数が高い基準クロック３４を用いて比較部１４にて位相比較を行うことにより、感度関数を下げている。そして、第２ループ５２からの出力により電流補償部１６にて電流値を補完することにより、相補感度関数を下げている。 （もっと読む）

【課題】
安定した周波数の出力信号を出力できるようにした位相同期回路及びその制御方法、通信装置を提供する。
【解決手段】
位相同期回路は、入力される制御電圧に応じた周波数の信号を出力信号として出力する電圧制御発振回路と、入力信号と電圧制御発振回路の出力信号との位相を比較する比較手段と、位相の比較に基づく電圧を異なるタイミングでそれぞれ保持する２つ以上のサンプル／ホールド回路と、２つ以上のサンプル／ホールド回路のいずれかを選択し、該選択したサンプル／ホールド回路からの出力を制御電圧として電圧制御発振回路に入力する切換手段と、入力信号の異常を検出する異常検出手段とを具備し、切換手段は、異常検出手段による異常の検出結果に基づいて２つ以上のサンプル／ホールド回路のいずれかの出力を選択する。 （もっと読む）

【課題】クロスカップル構造を有する複数のバッファを備えて発振し、ＣＭＬレベルのクロック信号を生成することのできるリング発振器を提供し、また、基準位相クロック信号を補正して希望の周波数、及び互いに予め定められた位相差を有するマルチ位相クロック信号を生成することのできるマルチ位相クロック補正回路を提供する。
【解決手段】 本発明のリング発振器は、各々クロスカップル構造を有し、予め定められた電圧レベルのバイアス電圧が印加されて複数のクロック信号を生成するための複数のバッファ手段を備え、前記複数のクロック信号が、前記バイアス電圧に対応するスイング幅を有する。 （もっと読む）

【課題】親機、複数台の中継機、複数台の子機を備えた大規模なシステムで符号長が比較的長い同期信号を用いても、安定したＰＬＬの引き込みを実現可能とする。
【解決手段】このＰＬＬ制御装置では、ＴＩＭ抽出回路１０１は入力信号からタイミング成分を抽出し、ＶＣＸＯは供給される制御信号に基づき基準信号の位相及び／又は発振周波数を制御する。０次ＰＬＬ回路１０２はタイミング成分の位相差に基づき基準信号の発振周波数範囲を設定するための制御信号を出力し、１次ＰＬＬ回路１０３はタイミング成分の位相差に基づき基準信号の位相を制御するための制御信号を出力する。制御セレクタ１０５は、０次ＰＬＬ回路１０２又は１次ＰＬＬ回路１０３からの制御信号を順次切り替えてＶＣＸＯに供給する。 （もっと読む）

【課題】遅延を有する論理回路から検出した信号を直接利用して、その論理回路の電源電圧の制御を行うような機構が求められている。
【解決手段】本発明は、本発明は、論理回路と、前記論理回路の遅延の変化に応じた周波数の検出信号を出力する遅延特性検出回路と、前記検出信号に応じて抵抗値が変化する抵抗素子と、前記抵抗素子の抵抗値の変化に応じて参照電圧を出力する参照電圧生成回路と、前記参照電圧を前記論理回路及び遅延特性検出回路に出力する電圧供給回路とを有する半導体集積回路装置である。 （もっと読む）

【課題】 構成を簡易にしたタイミングリカバリー回路を提供する。
【解決手段】 クロック入力信号に対するデータ入力信号の位相差を検出して位相差信号を出力すると共に異常時に異常信号を出力する位相比較器１００と、ＶＣＸＯ１０９の制御電圧の中間値若しくはその付近の値の電圧が定電圧として供給され、平滑化された位相差信号と定電圧とを比較し、両信号の差分によりクロック入力信号に対するデータ入力信号の位相が進んでいる場合は位相を遅らせる制御電圧を、位相が遅れている場合は位相を進める制御電圧をＶＣＸＯ１０９に出力するオペアンプ１０５と、オペアンプ１０５の位相差信号が入力される端子とＶＣＸＯ１０９の入力端子との接続を制御し、異常信号によって接続をオンにするスイッチとを有するタイミングリカバリー回路である。 （もっと読む）

【課題】消費電力が大きくなく、位相ノイズが小さく、広い同調範囲のＰＬＬを提供する。
【解決手段】位相検出器３４は、基準信号路３０及び帰還信号路３２から入力の位相差を検出し、位相検出器出力を発生する。発振器３２は、位相検出器出力に応答し且つこの位相検出器出力に基づいた発振出力Ｆoutを発生する。この発振出力Ｆoutが帰還信号路３２に供給される。基準信号路３０内のミキサ７４は、基準信号Ｆrefをダイレクト・デジタル・シンセサイザ７２からの出力と混合する。基準信号路内のスイッチング機構８０は、複数の異なるフィルタの１つを選択的にミキサ及び位相検出器の間に直列に配置する。 （もっと読む）

【課題】被測定信号の位相を、基準信号の位相に精度よく合わせることができる位相調整回路を提供する。
【解決手段】被測定信号の位相を調整する位相調整回路であって、トリガ信号を生成するトリガ発生部と、基準信号を受け取り、共通の前記トリガ信号のタイミングで、被測定信号および基準信号を測定し、被測定信号および基準信号のそれぞれの信号レベルの差分に応じた測定結果を出力するレベル比較部と、レベル比較部が出力する信号レベルの差分が略零となるように、被測定信号の位相を調整する信号位相調整部とを備える位相調整回路を提供する。 （もっと読む）

【課題】Ｉ／Ｏバッファの実際の配置場所及び実際の動作タイミングにおけるＩ／Ｏバッファの同時スイッチングによる出力バッファの遅延変動を容易に検出し、オーバーマージンな設計を回避できるようにした半導体集積回路装置を提供する。
【解決手段】差動アンプ１５２で、ＶＳＳ変動の影響を受けている出力バッファ１５１の遅延を出力バッファ遅延変動検出用信号ＳＡＭＰ１として求める。差動アンプ１５３で、ＶＤＥ変動の影響を受けている出力バッファ１５１の遅延を出力バッファ遅延変動検出用信号ＳＡＭＰ２として求める。差動アンプ１５４で、ＶＤＥ・ＶＳＳ変動の影響を受けていない状態での出力バッファ１５１の遅延を出力バッファ遅延変動検出用信号ＳＡＭＰ３として求める。 （もっと読む）

【課題】テスト中に所望の位相に対して追随できるテスト回路を備え、安価にDDRifのテストを行うことを目的としている。
【解決手段】本発明における半導体装置は、位相シフト量を決定するDLL２００と、テストモード時に所定位相ずらす演算回路３００と、位相シフト量を設定するレジスタ１１〜１６と、設定した位相にシフトして信号の送受信を行う伝送回路１０とを備える。伝送回路１０は、第１の信号を設定した位相にシフトする位相シフタ１と、テストモード時に第１の信号をループバックする双方向バッファ２１と、双方向バッファ２１から出力された信号の位相をシフトする位相シフタ２と、第３の信号の位相をシフトする位相シフタ３と、テストモード時に第３の信号をループバックする双方向バッファ２２と、双方向バッファ２２から出力された信号の位相をシフトする位相シフタ４と、位相シフタ２，４の出力信号を取り出すFIFO３０とを備える。 （もっと読む）

【課題】フェーズロックループで使用可能なデジタル位相検知器において、サンプリングクロック信号を基準として高い位相分解能で入力クロック信号の位相を検知する。
【解決手段】サンプリングクロック信号はサンプリング１４に対して、前もってデジタル的に調節可能な位相変位１２へ露呈され、「補助サンプリングクロック信号」ＣＫ＜１：８＞が発生する。サンプリング１４は位相検知信号ＰＤ ＯＵＴの第一のより上位のデジタルコンポーネントＯＵＴ１＜９：０＞を送給する。この第一のデジタルコンポーネントＯＵＴ１＜９：０＞の評価に基づいて、位相変位１２が行われ且つ位相検知信号ＰＤ ＯＵＴの第二デジタルコンポーネントＯＵＴ２＜１２：０＞が発生される。補助サンプリングクロック信号ＣＫ＜１：８＞は段階的に調節可能であり、それは各場合においてサンプリングクロック信号ＣＫの１周期よりも小さい。 （もっと読む）

【課題】複数のシリアル伝送チャネルで使用するクロックの同期をとる際に、ＰＬＬ回路から各ＣＤＲ回路に供給されるクロック配線のレイアウト上の制約を無くし、ジッタの発生の少ない半導体集積回路を提供する。
【解決手段】半導体集積回路は、位相周波数比較回路とチャージポンプとループフィルタと発振回路とを有し、リファレンスクロックに同期した発振出力信号を生成するＰＬＬ回路と、発振出力信号とシリアルデータとの位相を調整する複数のＣＤＲ回路とを備え、ＰＬＬ回路はループフィルタから出力された発振回路の発振周波数を制御する制御電圧をディジタルコードに変換し、このディジタルコードをこれら複数のＣＤＲ回路に分配する。 （もっと読む）

【課題】 リセット端子を持たない１：ｎＤＥＭＵＸやｎ：１ＭＵＸの複数個を同期させて並列動作させることが可能な同期回路を実現する。
【解決手段】 クロック信号を入力して作動する複数のカウンタＩＣ手段の動作タイミングを一致させる同期回路において、前記複数のカウンタＩＣ手段のうち、基準となるカウンタＩＣ手段のクロック信号と同期対象となる他のカウンタＩＣ手段のクロック信号との位相差を検出する位相差検出手段と、検出された前記位相差に基づいて前記他のカウンタＩＣ手段のクロック信号の位相を制御する位相制御手段と、を備える。 （もっと読む）

【課題】超高速且つ高性能な線形位相誤差検出の方法及び検出回路を提供すること。
【解決手段】入力データ信号のエッジとクロック信号のエッジとの間の位相誤差を検出するために使用される方法及び装置を開示する。本発明は超高周波数において並びに線形位相誤差情報が必要な場合において使用される。本発明は任意の集積回路論理技術の利便性を拡張する。これにより周波数適用範囲が倍増するとともに、所望の線形位相誤差を測定する機能が維持される。クロッキング信号を用いてデータ入力信号のサンプリングを行うためにフリップフロップ回路が使用され、立ち上がりエッジのデータと立ち下がりエッジのデータに対して別個に処理が行われた後、両エッジからの位相誤差情報のアナログ式再合成が集積回路の速度による制限のない方法で行われる。 （もっと読む）

【課題】複数のシリアル伝送チャネルで使用するクロックの同期をとる際に、ＰＬＬ回路から各ＣＤＲ回路に供給されるクロック配線のレイアウト上の制約を無くし、ジッタの発生の少ない半導体集積回路を提供する。
【解決手段】
半導体集積回路は、位相周波数比較回路とループフィルタと発振回路とを有し、リファレンスクロックに同期した発振出力信号を生成するＰＬＬ回路と、発振出力信号とシリアルデータとの位相を調整する複数のＣＤＲ回路とを備え、ＰＬＬ回路はループフィルタから出力された発振回路の発振周波数を制御する電圧を電流に変換し、変換後の電流をこれら複数のＣＤＲ回路に分配する。 （もっと読む）

【課題】１桁以上時間分解能を向上させることができる微小時間差回路及び時間測定回路を提供する。
【解決手段】所定の基準クロック信号を受け、第１発振周波数を発生する電圧制御発振回路を具える第１位相同期ループ回路と、前記第１位相同期ループ回路と同じ基準クロック信号を受け、前記第１発振周波数と異なる第２発振周波数を発生する電圧制御発振回路を具える第２位相同期ループ回路とを具え、前記第１位相同期ループ回路と前記第２位相同期ループ回路の出力信号の遅延時間差から微小時間を得る。 （もっと読む）