【課題】短い時間幅の高分解能な計測と長い時間幅の低分解能な計測とを、回路規模を大幅に増大させることなく、いずれも実現させることが可能な時間計測回路を提供する。
【解決手段】駆動電圧ＶＤＤＬに応じた遅延時間で信号を遅延させる遅延ユニットＤＵをＭ（Ｍは正整数）段直列接続してなり、起動用パルスＰＡの入力により起動され、各遅延ユニットＤＵにてパルス信号を順次遅延させながら伝送するパルス遅延回路１０と、計測用パルスＰＢが入力されると、パルス遅延回路１０内でのパルス信号の位置を検出（ラッチ）し、その検出結果を、起動用パルスＰＡの入力から計測用パルスＰＢの入力までの時間Ｔｍ内にパルス信号が通過した遅延ユニットＤＵの段数を表す所定ビットのデジタルデータＤＴに変換して出力するラッチ＆エンコーダ１２と、電圧設定データＤＶに従った大きさの駆動電圧ＶＤＤＬを発生させる駆動電圧設定回路１４とを備える。 （もっと読む）

【目的】 安定化のために、デジタル量を用いる安定化ヘリウム−ネオンレーザの高度の安定度をうるため、デジタルのパルスの形状を正確に揃える手段の提供を行なうと共に、前記安定化のためのデジタル量のパルスの周波数を正確に一定にする手段の提供を行なうことを目的とする。
【構成】
レーザから安定化のために使用出来るデジタル量のパルス周波数を、基準周波数を完全に、しかも安定に一致させるため、ダイオードの順方向の電圧を利用して、正負のパルスの基線を零ボルトにし、さらに、このデジタル量をアナログ量に変換する際、Ｆ／Ｖ変換回路と正負のパルスの電荷をゆっくり積分する回路を並列にして誤差信号の値を完全に零にしている。 （もっと読む）

【課題】 所定の入力信号または出力信号について製造バラツキや電源電圧や温度変化の影響を少なくし、適切なタイミングでの動作を実現する位相調整回路装置を提供する。
【解決手段】 ２つの入力クロック信号の位相差に応じた電圧の位相差検出信号を出力する位相比較回路２と位相差検出信号Ｓｆの電圧値に応じた周波数で発振する基準クロック信号Ｃ０を出力する電圧制御発振回路３を有する位相同期回路８、位相の異なる複数のクロック信号Ｃ６の１つを選択して位相調整用の参照クロック信号Ｃ３として出力する位相選択回路４、及び、第１入力クロック信号Ｃ１の信号レベルの変化タイミングを参照クロック信号Ｃ３の立ち上がりまたは立ち下がりタイミングに合わせる位相調整を行うフリップフロップ回路５を備え、位相調整後の第１入力クロック信号Ｃ４と基準クロック信号Ｃ０が外部回路を経由して得られる遅延クロック信号Ｃ２を位相比較回路２に入力する。 （もっと読む）

【課題】フルレートとハーフレートの両方に対応した位相比較器を得る。
【解決手段】データ信号の立ち下がりタイミングでクロック信号の振幅値を検出する第一の検出手段１と、データ信号の立ち上がりタイミングでクロック信号の振幅値を検出する第二の検出手段２と、第一の検出手段１がクロック信号の立ち上がり状態又は立ち下がり状態の振幅値を検出しているのかを識別して第一の識別結果を出力し、第二の検出手段２がクロック信号の立ち上がり状態又は立ち下がり状態の振幅値を検出しているのかを識別して第二の識別結果を出力するエッジ比較手段３と、第一の識別結果に応じて第一の検出手段１の出力の極性を反転する第一の極性反転手段４と、第二の識別結果に応じて第二の検出手段２の出力の極性を反転する第二の極性反転手段５と、データ信号の極性に応じて第一又は第二の極性反転手段４、５の出力値を選択して出力する信号選択手段６とを設けた。 （もっと読む）

【課題】電圧制御水晶発振器の経年変化による異常が発生しても、この異常を確実に検出できるようにした位相同期ループ回路を提供する。
【解決手段】カウンタ１１１にて外部クロック信号から内部クロック信号に同期した矩形波信号を生成するとともに、カウンタ１１２−２にて内部クロック信号から外部クロック信号の異常を検出するために必要なウインドウ信号Ｗ１を生成し、カウンタ１１５にて内部クロック信号から電圧制御水晶発振器１２の異常を検出するために必要なウインドウ信号Ｗ２を生成し、異常判定制御部１１４−２にて矩形波信号の立ち上がりがウインドウ信号Ｗ１，Ｗ２のハイレベル期間内に入っているか否かを判定し、ウインドウ信号Ｗ１のハイレベル期間に入っていて、ウインドウ信号Ｗ２のハイレベル期間内に入っていない場合に、電圧制御水晶発振器１２の異常と判定するようにしている。 （もっと読む）

【課題】入力された正弦波と周波数が等しく、かつ位相が同期した正弦波を、簡易で正確に、出力する装置を提供する。
【解決手段】位相差検出回路１は、外部から入力された第一の正弦波と正弦波生成回路５より出力する第二の正弦波との位相差を、ディジタル信号処理により算出する。その算出値に基づいて第二の正弦波の位相と周波数を調整するので、正弦波生成回路５は入力された第一の正弦波に周波数が等しく、かつ位相が同期した第二の正弦波を簡易に正確に出力することができる。 （もっと読む）

【課題】入力される電圧信号のレベルが回路の動作電源電圧より上昇した場合でも、正確な符号化動作を行うことができるパルス位相差符号化回路を提供する。
【解決手段】Ａ／Ｄ変換回路１１を構成するパルス位相差符号化回路１３において、カウンタ２のカウント値をデータラッチ回路４にラッチさせるタイミング信号を生成するため、符号化周期信号ＰＢに所定の遅延時間Ｔ12を付与する遅延回路１２を、電圧入力端子に与えられる電圧信号Ｖinのレベルが上昇するのに応じて遅延時間が短縮されるように構成する。具体的には、遅延回路１２を、リングディレイライン１を構成するＮＯＴゲートと同じＮＯＴゲートを、リングディレイライン１を構成する直列段数の１／２となる段数で直列接続して構成し、それらのＮＯＴゲートを、Ａ／Ｄ変換対象となる入力電圧Ｖinを電源として動作させる。 （もっと読む）

【課題】本発明は、時間−デジタル変換に対応する方法に関する。
【解決手段】遅延素子（１２６．１、．．．、１２６．Ｎ）の少なくとも１つのチェーンを備える時間−デジタル変換器（１１０）であって、前記遅延素子（１２６．１、．．．、１２６．Ｎ）のチェーンのステータスが変換する時間間隔に関連するデジタル信号を表し、前記時間−デジタル変換器（１１０）が、遅延素子（１２６．１、．．．、１２６．Ｎ）の中で転送されるパルスを基準にして統計的に等しく分散された可変位置を有するトリガ信号（１５４）を供給する手段（１５６）であり、前記較正トリガ信号（１５４）に応じて遅延素子（１２６．１、．．．、１２６．Ｎ）の前記チェーンのステータスを捕捉する手段（１３０）であって、前記ステータスは前記遅延素子（１２６．１、．．．、１２６．Ｎ）の遅延時間によって決まり、前記較正トリガ信号（１５４）に応じて、パルス位置の発生に基づく前記遅延素子（１２６．１、．．．、１２６．Ｎ）の全遅延に対する少なくとも幾つかの前記遅延素子（１２６．１、．．．、１２６．Ｎ）の実寄与を決定する手段と、前記時間間隔を前記デジタル信号（１６８）に変換する際に、少なくとも幾つかの前記遅延素子（１２６．１、．．．、１２６．Ｎ）の前記実寄与を考慮する手段（１６４）とを備えることを特徴とする時間−デジタル変換器（１１０）。 （もっと読む）

【課題】高速に周波数切り換えが可能であり、且つ小型でスプリアスを低減することが可能な位相比較回路を提供する。
【解決手段】本発明の一実施形態に係る位相比較回路は、制御回路からの制御信号に基づいて、クロックを分数分周した分数分周信号を生成する分数分周器と、分数分周信号を整数分周した第１の整数分周信号を生成する第１の整数分周器と、基準クロックを整数分周した第２の整数分周信号を生成する第２の整数分周器と、切換信号に基づいて、分数分周信号と第１の整数分周信号とのいずれか一方を選択的に出力する第１の選択回路と、制御回路からの切換信号に基づいて、基準クロックと第２の整数分周信号とのいずれか一方を選択的に出力する第２の選択回路と、第１の選択回路からの出力信号と第２の選択回路からの出力信号との周波数差および位相差を表す比較信号を生成する位相比較器とを備えている。 （もっと読む）

【課題】クロック信号を発生するクロック発生回路及び方法を公開する。
【解決手段】クロック発生回路は、外部クロック信号を直接受信して、反転された外部クロック信号を発生するインバータと、一番目のループ回路が反転外部クロック信号を受信してｎ（ｎは２以上の定数）個のノードをそれぞれ備え、Ｍ−１（Ｍは１以上の定数）個のループ回路のそれぞれがｎ個のノードの対応する１つからｎ個の中間内部クロック信号それぞれを発生し、ｎ個の中間内部クロック信号の周波数が外部クロック信号及び反転外部クロック信号の周波数の倍数であることを特徴とする直列に配列されたＭ個のループ回路と、それぞれが直列に接続されて以前のループ回路から対応する中間内部クロック信号を受信し、対応する中間内部クロック信号を次のループ回路に出力するＭ−１個のインバータそれぞれと、を具備するｎ個のインバータの集合で構成されている。 （もっと読む）

【課題】 従来、デジタル位相検出器における位相検出限界は、遅延素子の遅延時間により決定されるため、例えば、ＰＬＬ回路に低ジッタ特性が要求される場合には、全デジタルＰＬＬ回路は不適当であった。
【解決手段】 第１のクロックＣＬＫfを遅延する複数の第１の遅延素子１０１₁〜１０１_nと、第２のクロックＣＬＫrを遅延する複数の第２の遅延素子１０２₁〜１０２_nと、前記第２の遅延素子により順次遅延された前記第２のクロックＲＥＦ１〜ＲＥＦｎに従って、前記第１の遅延素子により順次遅延された前記第１のクロックＦＢ１〜ＦＢｎを取り込み、相対的な位相関係を表すデジタル値Ｑ１〜Ｑｎを保持する複数のデータ保持回路１０３₁〜１０３_nと、を備えるように構成する。 （もっと読む）

【課題】１対の入力信号の同相成分に比べ、電圧レベル差が少さい場合でも、これを感知して論理レベルに応じて出力できる差動増幅装置を提供すること。
【解決手段】本発明の差動増幅装置は、第１（ＩＮ）及び第２入力信号（ＩＮＢ）が有する電圧レベルの差を感知及び増幅して、第１（ＯＵＴ）及び第２出力信号（ＯＵＴＢ）として出力するための増幅手段と、前記第１出力信号を第１フィードバック信号（ＯＵＴ＿ＦＤ）として、前記第２出力信号を第２フィードバック信号（ＯＵＴＢ＿ＦＤ）として受けて、前記第１フィードバック信号と前記第２フィードバック信号との電圧レベルの差を増幅するためのフィードバック手段（ＮＭ９，１０、ＭＮ１５，１６）とを備える。 （もっと読む）

【課題】入力信号周波数と基準信号周波数との間の関係を決定する方法および装置を提供する。
【解決手段】本システムは、基準信号から複数の内部基準信号を得る。内部基準信号は、レベル検出回路２０ａに与えられる。レベル検出回路２０ａは、入力信号をある期間内にある回数サンプリングする。これらのサンプルに関連付けられた値は、前回の期間からのサンプルの１つの値と同様に記憶される。記憶されたサンプルの相関が取られ、入力信号周波数と基準信号周波数との間の関係が得られる。 （もっと読む）

【課題】半導体装置の二重基準入力受信器及びその入力データ信号の受信方法を提供する。
【解決手段】第１及び第２入力バッファと位相検出器とを備える入力受信器であって、第１入力バッファは、クロック信号によって同期して、イネーブルまたはディセーブルされ、ポジティブ入力端子に入力される入力データ信号とネガティブ入力端子に入力される第１基準電圧との電圧差を感知して増幅し、第２入力バッファは、クロック信号によって同期して、イネーブルまたはディセーブルされ、ポジティブ入力端子に入力される第２基準電圧とネガティブ入力端子に入力される入力データ信号との電圧差を感知して増幅する。第１基準電圧のレベルは、入力データ信号のレベルの中間レベルより高く、第２基準電圧のレベルは、入力データ信号のレベルの中間レベルより低い。位相検出器は、第１入力バッファの出力信号と第２入力バッファの出力信号との位相差を検出し、検出された位相差に対応する出力信号を発生させる。 （もっと読む）

【課題】 位相同期ループ回路において周波数エラーを高速で検出できる周波数検出器及び周波数エラーの検出方法を提供する。
【解決手段】 予測されたランレングス信号の予測分布度に基づいて、周波数検出周期の間にサンプルされたＲＦ信号からランレングス信号を検出するランレングス信号検出ユニットと、周波数検出周期の間に、検出されたランレングス信号をカウントする少なくとも一つのカウンタを備えたカウンタユニットと、サンプルされたＲＦ信号のパッシングエッジをカウントして、周波数検出周期を制御するエッジカウンタと、カウンタユニットに含まれたカウンタによりカウントされた値及び所定の基準値を利用して、周波数検出周期の間の周波数エラーを生成する周波数エラー生成ユニットとを備える。 （もっと読む）

【課題】 クロック信号を含むいずれの信号であっても、その信号のデューティを維持することができる信号伝送回路を提供する。
【解決手段】 第１の配線経路１１および第１のデューティ調整回路１２からなる本経路の特性と同一の特性を有する、第２の配線経路２２および第２のデューティ調整回路２３からなるレプリカ回路を備え、本経路，レプリカ経路に１つのエッジから作られた相補信号を入力し、これら本経路からの信号ＩＮＲとレプリカ経路からの信号ＩＮＦとの双方の信号の位相を位相比較器３０で比較し、比較結果に応じてそれら双方の信号ＩＮＲ，ＩＮＦの位相が揃うように制御回路４０で第１，第２のデューティ調整回路１２，２３を制御する。 （もっと読む）

【課題】 ジッタ耐性を強化し、かつロックレンジを拡大するデジタル制御型位相合成回路システムを得る。
【解決手段】 位相の異なる２つのクロックと制御信号が入力され、制御信号による重み付けに基づいて、これらのクロックの中間の位相をもつ出力クロックを合成する位相合成回路と、出力クロックの位相と基準クロックの位相とを比較するバイナリ型位相比較回路と、バイナリ型位相比較回路による比較結果に基づいて第１のカウント値をカウントアップ又はカウントダウンし、第１のカウント値の最上位ビットの値を出力し、第１のカウント値にキャリー又はボローが発生した場合にクロックパルスを出力する第１のアップダウンカウンタと、クロックパルスを動作クロックとし、第１のカウント値の最上位ビットに基づいて第２のカウント値をカウントアップ又はカウントダウンし、第２のカウント値を制御信号として出力する第２のアップダウンカウンタとを有する。 （もっと読む）

回路装置(100)、特にサブクロックまたはサブピクセルの正確な位相測定及び位相発生用の位相ロックループ、並びにこれに対応する方法を、クロック乗算器位相ロックループを時間−ディジタル変換器の後方に設けず、アナログ遅延線も信号除算器ユニットも、ディジタルランプ発振器または離散時間発振器とディジタル−時間変換器との間に設けず、ディジタル環境におけるノイズ及び接地バウンスの影響を受け易いアナログ回路がより少ない方法でさらに発展させるために、少なくとも１つの位相測定ユニット(10)；少なくとも１つの位相検出器ユニット(30)の少なくとも１つの出力信号(delta_phi)を供給される少なくとも１つのループフィルタユニット(40, 40’)；ループフィルタユニット(40, 40’)少なくとも１つの出力信号、特に少なくとも１つの増分(inc)を供給される少なくとも１つのディジタルランプ発振器ユニットまたは離散時間発振器ユニット(50, 50’)を設け、ディジタルランプ発振器ユニットまたは離散時間発振器ユニット(50, 50’)の少なくとも１つのレジスタユニット(54, 54’)の状態信号(dto_status)は位相検出器ユニット(30)に入力信号として供給され、さらに、少なくとも１つのディジタルランプ発振器ユニットまたは離散時間発振器ユニット(50, 50’)の少なくとも１つの出力信号(dto_co)を供給されて少なくとも１つの出力信号(ho1, ho2)発生する少なくとも１つのディジタル−時間変換器ユニット(60, 62, 60’, 62’)を設けることを提案する。
（もっと読む）

【課題】 チャージポンプ回路の出力電圧変動を抑制する。
【解決手段】 ＰＬＬ回路１は、位相比較器２、チャージポンプ回路・ＬＰＦ部３、ＶＣＯ４、及び分周器５から構成され、チャージポンプ回路・ＬＰＦ部３には、チャージポンプ回路６の充電電流及び放電電流を同一にするための補正チャージポンプ電流をチャージポンプ回路６に供給するチャージポンプ電流補正回路９が設けられている。 （もっと読む）

線形位相検出器は、クロック抽出器およびデータ再生器内で使用するために、第１および第２クロック信号（ＣＬＫＯＯ，ＣＬＫ９０）を受信して第１および第２制御信号（ＵＰ，ＤＯＷＮ）を生成する回路（１，２）を備え、これらの回路は、入力および出力との間の長い経路の長さと多くの動作により大きな遅延を有する（洞察）。これらは、それぞれの回路（１，２）に２つの並列のラッチ（１０，１１，２０，２１）と、これらのラッチの出力信号を多重送信するマルチプレクサ（１２，２２）を与えることにより、より速くさせることが可能である（基本概念）。データ信号は第１回路（１）に供給され、第１回路出力信号は第２回路（２）に供給される。それぞれがまた２つのラッチとマルチプレクサを備える第３および第４回路（３，４）を導入することにより、高速線形位相検出器は、多数のトランジスタから独立した、データ信号におけるゲインを有するように構成されており、これは長所である。それぞれの回路（１，２，３，４）の論理回路（１３，２３）は、加算器／減算器（５）に結合される。
（もっと読む）