共振クロック分配ネットワークのためのアーキテクチャが提示される。提示されたアーキテクチャにより、共振クロック分配ネットワークの従来モードでのエネルギ効率の良い作動が可能になり、クロック波形の目標仕様を満たすことができる。このようなアーキテクチャは一般に、複数のクロック周波数を有しマイクロプロセッサ、ＡＳＩＣ、及びＳＯＣ等の高性能かつ低電力のクロッキング要件の半導体デバイスに適用可能である。更に、アットスピード試験及び達成可能な性能レベルの応じた半導体デバイスのビニングに適用可能である。 （もっと読む）

共振クロック分配ネットワークのためのインダクタアーキテクチャが提示される。このアーキテクチャにより、選択的にインダクタを切り離すことによって共振クロック分配ネットワークの固有周波数の調整が可能になり、複数のクロック周波数でエネルギ効率の良い作動が実現する。提示されたアーキテクチャは、主として統合されたインダクタを備える共振クロックネットワーク設計を対象としており、面積オーバヘッドが現れない。このようなアーキテクチャは一般に、複数のクロック周波数を有しマイクロプロセッサ、ＡＳＩＣ、及びＳＯＣ等の高性能かつ低電力のクロッキング要件の半導体デバイスに適用可能である。更に、達成可能な性能レベルの応じた半導体デバイスのビニングに適用可能である。 （もっと読む）

共振クロック分配ネットワークのためのアーキテクチャが提示される。このアーキテクチャにより、選択的にイネーブルされるフリップフロップの導入によって、複数のクロック周波数での共振クロック分配ネットワークのエネルギ効率の良い作動が可能になる。提示されたアーキテクチャは、主として一体化インダクタを有する共振クロックネットワーク設計を目的としており、インダクタのオーバヘッドが出現しない。このようなアーキテクチャは一般に、複数のクロック周波数を有しマイクロプロセッサ、ＡＳＩＣ、及びＳＯＣ等の高性能かつ低電力のクロッキング要件の半導体デバイスに適用可能である。更に、達成可能な性能レベルの応じた半導体デバイスのビニングに適用可能である。 （もっと読む）

プログラム可能なサイズのクロック駆動回路及びプログラム可能なデューティサイクルの基準クロックを使用して、共振又は非共振モードで複数のクロック周波数の中の任意の１つの周波数で作動する場合に小さなエネルギ消費で目標クロック立ち上がり時間及びクロック振幅を実現する共振クロック分配ネットワークアーキテクチャが開示さる。一般に、このネットワークは、複数のクロック周波数をもつ半導体デバイス、及び高性能で低電力クロックを必要とするマイクロプロセッサ、ＡＳＩＣ、及びＳＯＣ等に適用可能である。 （もっと読む）

【課題】入力信号の周波数が変化するようなモータの駆動制御において、ステップ入力などのように入力信号の位相が急激に変化した場合でも、オーバーシュートやスリップによる振動などの過渡的な振動の発生を抑制することができる多重ＰＬＬ回路の構成を得る。
【解決手段】第２ＰＬＬ２１の第２位相比較回路２４によって検出される位相差が所定範囲外である場合には、ループ加算器２６を介さずに、第１ＰＬＬ１１を用いて第２ＰＬＬ２１のモータ部２２を制御する一方、上記位相差が所定範囲内である場合には、上記ループ加算器２６を介して上記第１ＰＬＬ１１と上記第２ＰＬＬ２１とを接続して多重ＰＬＬ回路を構成するように、信号経路切換部３３によって、該第１及び第２ＰＬＬ１１，１２の信号経路を切り換える。 （もっと読む）

【課題】消費電力増加を抑制した画像形成装置、画像形成方法、及びプログラムを提供する。
【解決手段】上位装置からの印刷データを受信し、印刷する画像形成装置であって、コントローラが省エネ復帰信号を省エネ制御コントローラに出力した際は復帰要因送信ビットに“１”を立て、MAIN CPUが省エネ状態から復帰した後、復帰要因送信ビットが“１”ならば処理は行わず、復帰要因送信ビットが“０”ならば入力された全てのノイズの特性から最適なノイズキャンセル回路の設定値を計算し、設定変更するようにした。 （もっと読む）

【課題】電圧範囲判断回路を提供すること。
【解決手段】電圧範囲判断回路は対象電圧生成部、選択電圧生成部、比較電圧選択部及び出力信号生成部を含む。対象電圧生成部は、入力電圧に基づいて対象電圧を生成する。選択電圧生成部は、基準電圧に基づいて第１〜第２選択電圧を生成する。比較電圧選択部は、出力信号に基づいて、第１〜第２選択電圧の中で１つを選択して比較電圧に出力する。出力信号生成部は、対象電圧と比較電圧を比べて出力信号を生成する。電圧範囲判断回路は外部ノイズが流入する場合も入力電圧の電圧範囲を正確に判断することができる。 （もっと読む）

【課題】プロセスモニタに必要な回路面積を増加させることなく、高精度なプロセスキャリブレーションを短時間で行う。
【解決手段】ディジタル制御発振器３８が任意の発振バンドを選択した後、制御部２５はＴＤＣ４１の信号がプロセスモニタ制御部４０に入力されるようにスイッチ４４を切り換える。ＴＤＣ４１は、信号ＶＲＥＦの立ち上がりエッジと最も近い信号ＶＰＲＥの立ち上がりエッジの期間をディジタル値に、信号ＶＲＥＦの立ち上がりエッジと２番目に近い信号ＶＰＲＥの立ち上がりエッジの期間をディジタル値に変換し、その差を算出する。プロセスモニタ制御部４０は、ルックアップテーブルを参照し、算出した値と予め設定されている期待値とを比較し、プロセス値を決定する。そのプロセス値は、プロセス信号として調整制御部２６にそれぞれ出力され、プロセスキャリブレーションが行われる。 （もっと読む）

【課題】周波数の即時調整が可能な節電型トリガー制御装置及びその方法を提供する。
【解決手段】本発明に係る装置は、少なくとも２つの信号入力端を有する信号制御ユニットと、計数制御ユニットと、クロック生成器と、からなる。２つの信号入力端はそれぞれ、トリガー回数を受信し、その後対応する回数の周波数逓増トリガー信号又は周波数逓減トリガー信号を生成する。計数制御ユニットにより受信した周波数逓増トリガー信号及び周波数逓減トリガー信号を計数する。クロック生成器により計数した周波数逓増トリガー信号又は周波数逓減トリガー信号の回数に基づき、出力周波数を線形逓増又は逓減する。本発明の装置は更に、電源コントローラーを有し、出力電圧を調整する。本発明は、システムのいかなる状態下でも、外部の制御により即時にシステムの周波数／電圧を線形調整でき、節電目的が達成される。 （もっと読む）

【課題】 ＰＷＭ信号からその同期信号を発生する。
【解決手段】 三角波発生回路１０１は、ＰＷＭ信号ＰＷＭＩＮの立ち上がりエッジおよび立ち下がりエッジの各々を検出する度に、先行して開始した三角波信号の発生と並行して三角波信号を発生する手段であり、立ち上がりエッジまたは立ち下がりエッジの検出後、三角波信号を基準レベルから一定の時間勾配で変化させ、その後、同種のエッジが検出された以降、同じ大きさの逆方向の時間勾配で三角波信号を変化させる。同期信号発生部１６０は、三角波発生回路１０１が発生する三角波信号ＴＲＩＡ、ＴＲＩＢ、ＴＲＩＣに基づいてＰＷＭ信号ＰＷＭＩＮに同期した同期信号ＳＹＮＣを発生する手段であり、相前後して発生を開始した２個の三角波信号の大小関係が逆転したとき、同期信号ＳＹＮＣのレベルを反転させ、先行して発生を開始した三角波信号を基準レベルに初期化する。 （もっと読む）

【課題】２台の水晶発振器を備え、一方の水晶発振器が出力する周波数信号を利用して発振する中波放送機の発振部において、２台の水晶発振器各々の発振器の出力周波数のズレを監視し、ズレが発見された場合に、アラーム信号を発生し、迅速な対応を即すことで、中波放送機の信頼性をより高める。
【解決手段】現用と予備の２台の水晶発振器の出力周波数を、常に比較若しくは監視し、周波数ズレが発生した場合に対応できるように発振制御を行う中波放送機の発振部とした。 （もっと読む）

【課題】矩形波を入力される遅延回路において、入力信号にノイズパルスが存在すると、出力信号のジッターが生じる。
【解決手段】シュミットコンパレータ１０２からの出力信号ＶdoでスイッチＳＷ3を制御し、コンデンサＣstへの充電電流を供給する電流源Ｉ1と、放電電流を供給する電流源Ｉ2とのいずれかを選択する。入力信号ＶdiでスイッチＳＷ1，ＳＷ2を制御することで、選択された電流源からの電流供給がオン／オフされる。シュミットコンパレータ１０２はコンデンサＣstの電圧Ｖstに応じてＶdoを切り替える。Ｖdiの立ち上がり時には、ＶdiのＨレベル期間にてコンデンサＣstへ充電電流を供給し、Ｖdiの立ち下がり時には、ＶdiのＬレベル期間にてコンデンサＣstへ放電電流を供給する。 （もっと読む）

【課題】温度変動による位相雑音の悪化を低減することが可能なＰＬＬ回路を提供することを目的とする。
【解決手段】電圧制御発振回路８１と、分周器８２と、基準信号REF-INと発振信号Outputとの互いの位相を比較し、位相差に応じたパルス幅のパルス信号UP、DOWNを出力する位相比較器と、パルス信号UP、DOWNのパルス幅に応じた大きさのＣＰ電流ICPp、ICPnを出力する出力電流補正機能付きチャージポンプ１と、ＣＰ電流ICPp、ICPnに応じてＶｔ電圧を制御するループフィルタ８５と、温度変動に応じて遅延時間が変化する遅延回路８とを備えてＰＬＬ回路１００を構成し、遅延回路８の遅延時間に基づいて、ＣＰ電流ICPpとＣＰ電流ICPnとの差が小さくなるように、ＣＰ電流ICPp又はＣＰ電流ICPnを補正する。 （もっと読む）

【課題】 温度によるクロックの変動を抑える。
【解決手段】 クロックを用いて信号を生成する信号処理部と、外部からの入力信号と前記信号処理部から出力された信号との位相差を検出し、前記位相差を示す信号を出力すると共に前記入力信号が無くなるとその直前の位相差の信号を出力する位相差検出部と、温度補償型の発振器からの出力信号に応じて前記位相差検出部からの出力に応じた値をカウントし、前記カウント値に基づいて基準信号を生成するデジタル発振器と、前記デジタル発振器からの基準信号と前記クロックを分周した信号との位相差に応じて前記クロックを生成するクロック生成部とを備える。 （もっと読む）

【課題】電源ノイズ耐性の優れ、かつ低消費電流でかつ多段接続が可能な増幅回路を実現する。
【解決手段】第１の電位変換用トランジスタ対（ＭＮ１，ＭＮ２）および第２のプリチャージトランジスタ対（ＭＰ３，ＭＰ４）を用いて電流／電圧変換用の容量素子（ＣＬ１，ＣＬ２）の対向電圧をそれぞれ第１の電源（ＶＤＤ）レベルおよび第２の電源（ＶＳＳ）レベルにプリチャージする。このプリチャージ完了後、第１の電源から差動トランジスタ対（ＭＰ１，ＭＰ２）を介して定電流を入力信号（ＶＩＰ，ＶＩＮ）に応じて振り分けて容量素子に供給する。この容量素子への電流供給停止後、第１のトランジスタ対（ＭＮ１，ＭＮ２）をオン状態、第２のトランジスタ対（ＭＰ３，ＭＰ４）をオフ状態に設定し、出力ノード（２ａ，２ｂ）の電圧のレベルシフトをして、出力信号（ＶＯＮ，ＶＯＰ）を生成する。 （もっと読む）

【課題】同期式連続データ伝送の信頼性を確保すると共に容易に設計することができるデータ送受信方法を提供する。
【解決手段】データ送信装置１１は、通信開始時にテストデータをデータ受信装置１２に送信する。データ受信装置１２は、システムクロックを数倍に逓倍した内部クロックによりテストデータをサンプリングしてキャプチャ回路２３に取り込み、データ取り込みタイミング制御部２４において上記取り込みデータから最適のデータ取り込みタイミングを選択して設定する。データ受信装置１２は、通常のデータを取り込む際は、データ取り込みタイミング制御部２４において設定された最適のデータ取り込みタイミングにて受信データの取り込みを行う。 （もっと読む）

【課題】高速な応答性を有するラッチ機能付きのコンパレータを提供する。
【解決手段】比較増幅部２０は、正側ラインＬＰの信号および負側ラインＬＮの信号のレベルを比較し、比較結果をラッチする。第１インバータ２２は、その入力端子が正側ラインＬＰと接続され、その出力端子が負側ラインＬＮと接続される。第２インバータ２４は、その入力端子が負側ラインＬＮと接続され、その出力端子が正側ラインＬＰと接続される。
活性化スイッチ２６は、共通接続されたインバータ２２、２４の他方の電源端子に、電源電圧Ｖｄｄを出力して比較増幅部２０を不活性化する状態と、接地電圧ＶＧＮＤを出力して比較増幅部２０を活性化する状態と、を選択的に切りかえる。コンパレータＴＣは、比較増幅部２０が活性化された後のタイミングにおける正側ラインＬＰの信号ＯＰと負側ラインＬＮの信号ＯＮの少なくとも一方に応じた信号を出力する。 （もっと読む）

【課題】高速動作するクロック・データリカバリのための正確なクロック信号を生成するクロック生成回路を提供する。
【解決手段】クロック生成回路は、第１入力電圧に応じて第１周波数信号を出力する第１電圧制御発振回路と、第２入力電圧に応じて第２周波数信号を出力する第２電圧制御発振回路と、制御信号を受け取り、第１周波数信号と第２周波数信号との位相差が制御信号に応じた値になるように第１入力電圧と第２入力電圧とを制御する位相調整回路と、第１周波数信号に同期して受信信号を検出して出力する第１判定回路と、第２周波数信号に同期して受信信号を検出して出力する第２判定回路と、第１判定回路の出力と第２判定回路の出力とに基づいて受信信号の位相を検出し、その位相検出の結果に応じて第１入力電圧と第２入力電圧とを制御する位相検出器とを含む。 （もっと読む）

【課題】良好な信号レベルのパルス信号を効率よく発生するのに好適なパルス発生装置を
提供する。
【解決手段】パルス発生装置１００を、ＣＬＫ信号の入力に応じて起動開始信号Ｄ０と、
Ｄ０を反転したＸＤ０とを出力する起動開始信号生成回路２０と、起動開始信号の入力に
応じてパルス信号を発生する、各々の信号出力部が独立した第１〜第Ｎのパルス発生回路
２１＿１〜２１＿Ｎと、第１〜第Ｎのパルス発生回路２１＿１〜２１＿Ｎのうちパルス信
号を出力する予定の一部の回路の信号出力部を順次選択して、該選択した信号出力部を共
通の信号出力線に接続し、残りのパルス発生回路の信号出力部を共通の信号出力線から電
気的に切断する選択回路２２とを含む構成とした。 （もっと読む）

【課題】不要波成分の出力を抑圧することができる周波数シンセサイザを得ることを目的とする。
【解決手段】不要波抑圧回路１０が、クロック信号源１により生成されたクロック信号に同期して、デジタル振幅データ生成回路２により生成された振幅信号Ａ_２に応じた波形のアナログ信号Ｂ_２を生成して、そのアナログ信号Ｂ_２をクロック周波数ｆ_ｃｋで９０度の位相量だけシフトし、位相シフト後のアナログ信号Ｂ_２とＭＮ−ＤＡＣ３から出力されたアナログ信号Ｂ_１を合成する。 （もっと読む）