Fターム[5J039KK00]の内容
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Fターム[5J039KK00]に分類される特許
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信号発生装置
【課題】所望の位相雑音が付加された信号を簡易な構成で生成できるようにする。
【解決手段】2相キャリア信号生成手段21により90゜位相が異なる2相のキャリア信号Sc、Sc′を生成し、その一方Scと雑音信号発生器23から出力される雑音信号θnとを乗算器24に入力し、その乗算器24の出力信号Aの大きさを可変減衰器25で調整しBPF26で帯域制限して、他方のキャリア信号Sc′とともに合成器27に与えて加算合成または減算合成する。この構成で、雑音信号θnの振幅がキャリア信号Scの振幅に対して十分小さければ、振幅雑音が極めて少なく、雑音信号θnに対応した位相雑音が含まれた信号Snを合成器27から出力することができる。
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半導体装置
【課題】テスト中に所望の位相に対して追随できるテスト回路を備え、安価にDDRifのテストを行うことを目的としている。
【解決手段】本発明における半導体装置は、位相シフト量を決定するDLL200と、テストモード時に所定位相ずらす演算回路300と、位相シフト量を設定するレジスタ11〜16と、設定した位相にシフトして信号の送受信を行う伝送回路10とを備える。伝送回路10は、第1の信号を設定した位相にシフトする位相シフタ1と、テストモード時に第1の信号をループバックする双方向バッファ21と、双方向バッファ21から出力された信号の位相をシフトする位相シフタ2と、第3の信号の位相をシフトする位相シフタ3と、テストモード時に第3の信号をループバックする双方向バッファ22と、双方向バッファ22から出力された信号の位相をシフトする位相シフタ4と、位相シフタ2,4の出力信号を取り出すFIFO30とを備える。
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システムクロック供給装置及び基準発振器の周波数ずれ判定方法
【課題】システムクロック供給装置及び基準発振器の周波数ずれ判定方法に関し、装置内の基準発振器自身の周波数ずれを、測定用の発振器を用いずに判定し、周波数異常箇所を特定し、異常周波数クロックの送出を防ぐ。
【解決手段】二重化構成(N系及びE系)のシステムクロック供給装置内にそれぞれ備えられたOCXO等の基準発振器(#N,#E)9−1の出力クロックと、システム同期用に通常入力されるリファレンスクロック(例えば8KHz)とを、周波数ずれ測定部(#N,#E)1−1でそれぞれ比較し、所定回数の周波数ずれの発生を誤検出保護回路(#N,#E)1−2で測定し、該両系の測定結果を基に異常個所判定部(#N,#E)1−3で、自系若しくは他系の基準発振器(#N,#E)9−1の出力クロックの周波数ずれ又はリファレンスクロックの異常を判定して異常箇所を特定し、異常箇所を他系に切り替えるよう選択信号を送出する。
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半導体装置
【課題】チップの広範囲に渡りスキューの少ないクロックを供給でき、且つ消費電力を低減できる半導体装置を提供することを目的としている。
【解決手段】半導体装置は、クロック信号を出力するドライバ14と、クロック信号を受信するレシーバ15とが集積形成された半導体チップ11と、上記半導体チップに搭載された導波管13とを備えている。上記導波管内には、上記ドライバから供給されたクロック信号を上記導波管内に送出する送信アンテナ20と、上記導波管内を伝送されたクロック信号を受信して上記レシーバに供給する受信アンテナ21とが配置されている。
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コンパレータ
【課題】本発明は、オフセット電圧のばらつきを十分に低減することが可能なオフセット付きのコンパレータを提供することを目的とする。
【解決手段】本発明に係るコンパレータは、オフセット電圧Voffsetを定めるオフセット設定部1と、非反転入力電圧Vinpからオフセット電圧Voffsetを減じるオフセット減算部4と、オフセット減算部4の出力電圧(Vinp−Voffset)と反転入力電圧Vinnとの高低に応じて出力論理COMP_OUTを変遷する比較部5とを有して成る構成とされている。
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スキャンクロック分配システム及び半導体集積回路装置
【課題】 従来技術のマルチクロックドメインを有するLSIのスキャンクロック分配システムではLSIテスタ装置から外部端子を介しクロックドメイン毎にスキャンクロック信号を供給する構成でありLSIテスタ装置が発生する信号間のスキューにより正確な遷移遅延故障テストが不可能である。
【解決手段】 外部端子から供給するスキャンクロック信号を一本化し、マルチドメインに供給する通常動作モード時のクロック信号の根源となるノード(以下、「ルートノード」と言う)と、スキャンモードのスキャンクロック信号のルートノードを共通の分岐点とすると共に、クロックドメイン毎にスキャンクロック信号を分周する分周比をスキャンモードに応じ切り替える分周器を設けた。
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多相クロック生成回路
【課題】従来の多相クロック生成回路では、出力クロック信号に任意の周波数プロファイルを設定することができなかった。
【解決手段】本発明にかかる多相クロック生成回路1は、基準クロック信号に基づき多相クロック信号を生成する位相ロックループ回路10と、多相クロック信号の周波数プロファイルを保持し、開始信号に基づき周波数プロファイルの出力を開始し、基準クロック信号に基づき任意の周期で周波数プロファイルを更新する周波数プロファイル保持回路20と、周波数プロファイルに基づいて多相クロック信号のうち任意の位相のクロック信号を選択し、選択したクロック信号を位相ロックループ回路10に帰還させるクロック選択回路30とを有することを特徴とするものである。
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ステータス情報通信システム
【課題】自己診断装置が正常か異常かを判断する際に、ステータス情報発生用クロック信号が一時的に変化しただけでは、自己診断装置が異常であると判断したくない場合にも柔軟に対応できるステータス情報通信システムを得る。
【解決手段】自己の故障診断を行う自己診断装置に設け、自己の故障診断結果であるステータス情報として、正常時にクロック信号を出力し、異常時に前記クロック信号を停止させるステータス情報発生回路と、ステータス情報発生回路のクロック信号を正弦波に変換して出力するトランスと、トランスの出力する正弦波を整流する整流回路と、予め設定した閾値と整流回路の出力とを比較する比較器と、ステータス情報に基づく信号を受信する診断情報受信装置に設け、比較器の出力が入力され、自己診断装置が正常時か異常時かを認識するステータス情報受信回路とを備え、自己診断装置が正常か異常かを判定するものである。
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チャージポンプ回路
【課題】残留電荷によって、チャージポンプ回路を構成する素子(容量素子や電荷転送素子)が劣化する問題や残留電荷による誤動作の問題を解消することを目的とする。
【解決手段】入力端子INと出力端子OUTの間に、ゲートとドレインを短絡させたNチャネル型電荷転送MOSトランジスタT0〜TMが直列接続されている。各電荷転送MOSトランジスタの接続点(ノードA〜X)には、容量素子C1〜CMの一方の端子が接続されている。また、ノードA〜Xは、ゲートとソースが短絡されたNチャネル型MOSトランジスタN1〜NMを介して降圧回路30と接続されている。つまり、チャージポンプ回路の昇圧動作を終了させた際、ノードA〜Xから残留電荷を外部へ積極的に逃がすための経路が形成されている。
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ヒステリシス付きコンパレータ回路
【課題】高電圧側のしきい値とそれよりも低い低電圧側のしきい値をそれぞれ別々に調整できるようにすることで、双方の高精度化が図れるようにする。
【解決手段】高電圧側のしきい値となる参照電圧VIHを形成する第1しきい値設定回路2と、低電圧側のしきい値となる参照電圧VILを形成する第2しきい値設定回路3とを別々に備え、これら第1、第2しきい値設定回路2、3により、高電圧側と低電圧側それぞれのしきい値を独立して設定できるようにする。これにより、一方のしきい値の設定により他方のしきい値までずれてしまうことを防止でき、高電圧側のしきい値と低電圧側のしきい値の双方の高精度化を図ることができる。
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デジタル位相検知器及びデジタル位相検知信号の発生方法
【課題】フェーズロックループで使用可能なデジタル位相検知器において、サンプリングクロック信号を基準として高い位相分解能で入力クロック信号の位相を検知する。
【解決手段】サンプリングクロック信号はサンプリング14に対して、前もってデジタル的に調節可能な位相変位12へ露呈され、「補助サンプリングクロック信号」CK<1:8>が発生する。サンプリング14は位相検知信号PD OUTの第一のより上位のデジタルコンポーネントOUT1<9:0>を送給する。この第一のデジタルコンポーネントOUT1<9:0>の評価に基づいて、位相変位12が行われ且つ位相検知信号PD OUTの第二デジタルコンポーネントOUT2<12:0>が発生される。補助サンプリングクロック信号CK<1:8>は段階的に調節可能であり、それは各場合においてサンプリングクロック信号CKの1周期よりも小さい。
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半導体集積回路装置および電子機器
【課題】半導体集積回路装置において、回路の占有面積の増大を最小限に抑えつつ、電源ノイズに起因する誤った信号の伝達を確実に防止し、ESDイミュニティを向上させること。
【解決手段】電源セル(502)内に電源ノイズ検出回路(200)を設ける。一方、I/Oセル506内にノイズキャンセラ(300)を設ける。電源ノイズ検出回路200によって、高レベル側電源電圧(HVDD)に重畳する正極性/負極性の電源ノイズ、および低レベル側電源電圧(VSS1)に重畳される正極性の電源ノイズのいずれかを検出し、ノイズキャンセラ300を動作させる。これによって、電源ノイズに起因する誤った信号の伝達が確実に阻止され、電子機器の重大な誤動作が防止される。
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第1段階処理部および第2段階処理部を含むデータサンプラ
【課題】電力消費を低減する方法を、特に低電圧および/または低電力のデータサンプラを提供する。
【解決手段】第1段階処理部および第2段階処理部を含み、上記第1段階処理部は、各差動信号を受信し、上記各差動信号に基づいて、第1出力信号における第1エッジレートと、第2出力信号における第2エッジレートとを供給するように構成されている。上記第2段階処理部は、上記第1出力信号と上記第2出力信号との間の差を増幅し、各再生出力信号を供給するように構成されている。上記第2段階処理部は、上記第1エッジレートおよび上記第2エッジレートに基づき、第1内部信号における第3エッジレートを供給し、かつ、第2内部信号における第4エッジレートを供給する。
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発振装置および周波数検出装置
【課題】 中心周波数と周波数可変範囲を自在に設定できる高安定、高精度な電圧制御発振器を提供すること。
【解決手段】 第1の水晶発振器の第1の周波数成分と、第2の水晶発振器の第2の周波数成分とを加算器等で加算する等して、所望の中心周波数および所望の可変周波数範囲を作る。
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逓倍パルス生成装置、逓倍パルス生成方法、画像形成装置、及び画像読取装置
【課題】 駆動対象の一定量駆動が検出される毎に逓倍パルスを生成して出力するにあたり、一定量駆動の検出前後での逓倍パルス周期の不連続性が抑制された、信頼性の高い逓倍パルスを生成することを目的とする。
【解決手段】 エンコーダエッジが検出される度にR個の逓倍パルスを生成する。エンコーダエッジが検出されると、直前のエンコーダエッジ間の実周期を含む過去m個の実周期に基づき、次にエンコーダエッジが検出されるまでの時間間隔(予測周期Te)を予測する。そして、この予測周期Teと、直前のエンコーダ周期間における最終の逓倍パルスの逓倍周期tpRとに基づき、この逓倍周期tpRから今回生成する最終の逓倍パルスの逓倍周期まで、逓倍周期が直線的に変化するように、各逓倍パルスを生成する。これにより、エッジ検出前後での不連続性が抑制され、滑らかに変化する逓倍パルスが得られる。
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集積回路電源ノイズ低減方法および集積回路電源ノイズ低減システム
【課題】 集積回路の電源から放出されるノイズを効率良く低減することができる集積回路電源ノイズ低減方法および集積回路電源ノイズ低減システムを提供すること。
【解決手段】 トランジスタが作動するときの貫通電流によって発生するIC1の電源ノイズを低減する集積回路電源ノイズ低減方法において、前記IC1のベースクロックに対して一定周期単位で位相を遅らせたディレイクロックを複数生成するクロック分散手順と、前記複数のディレイクロックにより動作する回路ブロックを複数の回路ブロック11,12,13,14に分割する回路ブロック分割手順と、各回路ブロック11,12,13,14により生成された位相のずれたノイズ波形と電源ノイズ波形を干渉させて電源ノイズを低減する電源ノイズ低減手順と、を有する。
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比較方法、および、比較回路
【課題】0と1を含む2つの数列間のハミング重みを比較する方法及びその回路、また、2つのデジタル数間の大きさを比較する方法及びその回路が簡単に実現する。
【解決手段】第1数列に含まれる1の数を計数し、第2数列に含まれる1の数を計数して、前記第1数列に含まれる1の数と前記第2数列に含まれる1の数との比率を出力する回路と、前記比率を予め設定した閾値で前記第1数列と前期第2数列間のハミング重みの大小を判別可能とする。
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クロック分配回路とテスト方法
【課題】メッシュ構造のクロック分配回路にて、各要素のインバータ(もしくはバッファ)の故障を検出可能とする。
【解決手段】最終段及び/又は中段の複数のバッファ出力が短絡されているクロック分配回路において、分岐点から分岐するパス上の同一段の、反転型バッファをなす複数のインバータ(a、b)、(c、d、e、f)に関して、次段のインバータ(c、d、e、f)、又は次の段のフリップフロップ(19)との接続をオン・オフするスイッチ(4、5)、(6、7、8、9)を、前記各インバータに対応して備え、観測用のフリップフロップ回路(16)、(17)を備えている。
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クロック制御回路および半導体集積回路
【課題】クロックの立上りエッジおよび立下りエッジの両エッジをトリガとするフリップフロップに対してクロックを分配するクロックイネーブラを提供する。
【解決手段】排他的論理和ゲート230はクロックCKとラッチ270の不一致を生成する。ラッチ240は、イネーブル信号ENが論理L(無効)にある間に排他的論理和ゲート230からの入力を通し、イネーブル信号が論理H(有効)に遷移するとその直前の入力を保持する。選択器220はラッチ240の出力を選択信号として、クロックの正転信号または反転信号の何れか一方を選択する。ラッチ270は、イネーブル信号が論理Hにある間に選択器220からの入力を通し、イネーブル信号が論理Lに遷移するとその直前の入力を保持する。イネーブル信号が論理Lから論理Hに遷移すると、その停止していたレベルを再起点として出力端子Xからクロックが出力される。
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位相比較信号処理回路
【課題】位相比較回路の出力矩形波信号の処理する際に、簡単な回路構成を有し、PLLで引込み可能な周波数幅を拡げ、同期時間を短縮できる位相比較信号処理回路を提供する。
【解決手段】入力矩形波信号を双極性信号に変換する電圧シフタ2、入力矩形波信号のレベル変化時に制御パルス信号を発生する制御パルス信号発生器7、制御パルス信号の到来時に積分値をリセットし、その後双極性信号を積分して積分値を出力する積分回路3、積分値のリセット時のレベル変化分を微分パルスとして出力する微分回路4、制御パルス信号の到来時に微分パルスを出力するゲート回路6、前記保持回路は最新の入力微分パルスレベルを保持し、微分パルスレベルの更新時にその微分パルスレベルが保持されるように保持電圧値が順次変化する保持信号を形成するホールド回路8を備え、この保持信号を次段のループフィルタに供給する。
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