【解決手段】 ＡＳＩＣソフトウエアデザインツールを用いて配列および配線することができる集積または統合された電源およびクロックグリッド。集積されたグリッドは、電源レールとクロックラインを含む、３つのタイプのグリッドユニットを含む。電源レールおよびクロックラインは、種々のグリッドユニットセルにおいて種々の配向を含む。 （もっと読む）

【課題】信号の応答特性がよくなるようにして消費電力を減らすようにした比較器、ＤＣ−ＤＣコンバータ、及びこれを利用した有機発光表示装置を提供する。
【解決手段】入力電圧Ｖｉｎ及び参照電圧Ｖｒｅｆとの差に対応して出力が決定される比較器であって、入力電圧及び参照電圧に対応する電圧を保存する電荷保存用キャパシタＣ１０と、フィードバック電圧を分配する第１キャパシタＣ１１と、電荷保存用キャパシタ及び第１キャパシタに保存された電圧に対応して信号を出力する少なくとも一つのインバータと、を含む増幅部と、増幅部から出力される電圧と、参照電圧が伝達される場合に増幅部から出力される電圧の伝達を受けてフィードバック電圧を生成し、当該フィードバック電圧を利用して入力電圧と参照電圧との差を調節する帰還部と、増幅部の出力の伝達を受けて出力する出力部と、を含む。 （もっと読む）

【課題】マルチセルコンピューティングシステムにおけるクロック分配を実現する。
【解決手段】
本発明に係るシステムは、複数のプロセッサを有する複数の処理セルを備える。処理セルは、ａ）抽出されたクロックが複製されて、それぞれが処理セルのプロセッサに供給される複数のクロックを提供することと、ｂ）抽出されたクロックが、クロック源と共に位相情報として使用されて、処理セルのプロセッサに供給される複数のクロックを提供することとの少なくとも１つで使用される、抽出されたクロックを受信する。抽出されたクロックは、データと結合され、少なくとも２つの処理セルがスイッチを介して互いに通信することを可能にするリンクにより処理セルへ送信された、符号化されたクロックから抽出される。 （もっと読む）

【課題】Ａ／Ｄ変換器のサンプリング周波数を高速化することなく、高周波ノイズが入力した場合の誤動作を簡易的に防止することができるデータ処理装置を提供する。
【解決手段】Ａ／Ｄ変換器からのサンプリング値Ｓｎを記憶した後、ピーク値Ｓｐと比較し、ピーク値Ｓｐより大きいとき、ピーク値Ｓｐを更新する。一方、サンプリング値Ｓｎがピーク値Ｓｐより小さい場合、サンプリング値Ｓｎがオフセット値（0Ｖ）より小さく、ピーク値Ｓｐが0.1Ｖより大きいとき、ピーク値Ｓｐのサンプリング値Ｓｎを記憶しているメモリの記憶領域にフラグをセットし、一定期間内のフラグの数が４より大きいと判定した場合、高周波ノイズが含まれていると判断し、データ処理部での判定を禁止する。 （もっと読む）

【課題】実際のデバイス上でのクロックスキューの増大を抑制し、オンチップばらつき耐性を強くする。
【解決手段】所定数のフリップ・フロップ（FF）を含む領域G1〜G8を２つの群に群分けする。このとき、境界線の横切るデータ接続経路の数が最小となるようにする。ここでは、データ接続経路A1、A2を横切るようにすると、境界線が横切るデータ接続経路数が２で最小となる。さらに、領域G1〜G4、領域G5〜G8を群分けした後に、クロックツリー合成（CTS）を行う。このようにしてクロック構成を行うことにより、実際のデバイス上でのクロックスキューの増大を抑制し、オンチップばらつき耐性を強くすることができる。 （もっと読む）

【課題】レイアウトの小面積化を実現する標準ＣＭＯＳプロセスのＬＳＩに混載可能な昇圧回路を提供する。
【解決手段】各段がＭＯＳトランジスタ（Ｍ０４、Ｍ１４、Ｍ２４、Ｍ３４）と、前記ＭＯＳトランジスタのドレイン又はソースの一方に一端が接続されたキャパシタ（Ｃ１４、Ｃ２４ａ、Ｃ２４ｂ、Ｃ３４ａ、Ｃ３４ｂ、Ｃ３４ｃ）とからなり、前記ＭＯＳトランジスタが縦列接続されることによって各段が接続され、各段における前記ＭＯＳトランジスタのゲートとドレイン又はソースの一方とが互いに電気的に接続されるとともに、少なくとも１組の隣接するＭＯＳトランジスタの基板がその一方のドレイン又はソースの一方と電気的に接続される。バックバイアス効果が抑制され、かつレイアウト面積を縮小することができる。また、後段の昇圧キャパシタを複数の直列キャパシタで構成することにより、各キャパシタの耐圧劣化を抑制することができる。 （もっと読む）

【課題】 従来の発振停止検出回路は、クロック信号が何ら停止していないにも拘わらず、通常用電源電圧及び予備用電源電圧の切り替えにより、瞬間的に、クロック信号が停止している旨が出力されるという問題があった。
【解決手段】 本発明に係る発振停止検出回路は、インバータ回路と、１段目、２段目のトランジスタと、第１、第２のコンデンサと、抵抗器と、相互に並列接続された第１、第２のトランジスタと、通常用電源電圧の入力及び予備用電源電圧の入力を選択的に受け、第１のトランジスタの入力端に、通常用電源電圧の入力を受けるとき定電圧を出力し、予備用電源電圧の入力を受けるとき予備用電源電圧を出力する定電圧生成回路とを含む。 （もっと読む）

【課題】パルス信号の入力及びオーバーフローの双方について割り込み信号を発生するタイマを用いてパルス信号の幅や周期を正確に測定可能なパルス信号測定方法を提供する。
【解決手段】リロードレジスタへリロードすると共に割り込み信号を出力し、カウント値がオーバーフローした場合にはリロードレジスタへリロードせずに割り込み信号を出力すると共にオーバーフローフラグをオン状態にするタイマを用いてパルス幅又は周期を測定する際に、割り込み信号を受けてリロードレジスタのカウント値を読み出し（ステップＳＴ１）、タイマのオーバーフローフラグの状態を判別し（ステップＳＴ２）、オーバーフローフラグがオンしている場合に、リロードレジスタから読み出した今回値と前回値との比較に基づいてパルス信号の入力の有無を判断する（ステップＳＴ６）。 （もっと読む）

【課題】比較器を提供する。
【解決手段】本発明は、第一の入力端子と第二の入力端子、第一の出力端子と第二の出力端子、第一の入力インバータと第二の入力インバータ、第一のロードインバータと第二のロードインバータ、及び、第一のロードインバータと第二のロードインバータの入力端子にそれぞれ第一のバイアス電圧と第二のバイアス電圧を印加するバイアス制御回路を含む比較器を提供する。 （もっと読む）

【課題】積分器の積分精度及びΔΣ変調回路の変調精度を向上させ、ΔΣ変調型ＡＤコンバータにおける歪率劣化を抑制する。
【解決手段】第１〜第４スイッチを有するスイッチドキャパシタを用いて構成される積分器の前記第２及び第３スイッチと、前記第１及び第４スイッチとを相補的にオンオフするスイッチ制御回路であって、前記第１及び第４スイッチをオフ、前記第２及び第３スイッチをオンにする際には、前記第４スイッチをオフにする前に、前記第２スイッチをオンにする。 （もっと読む）

【課題】 センサブリッジのオフセット電圧及びオフセット電圧の温度特性を低減可能なチョッパアンプ回路の提供。
【解決手段】 センサブリッジのオフセット電圧と等しい電圧を発生するオフセット調整電圧発生回路と、オフセット電圧の温度特性と等しい電圧を発生するオフセット温度特性調整電圧発生回路とを設け、これらの出力電圧をチョッパ変調して、チョッパ変調されたセンサブリッジの出力信号から減算する構成とした。 （もっと読む）

【課題】クロック列をデジタル的にスペクトラム拡散する。
【解決手段】クロック列を形成するクロック、及びクロック列を変調し、ディザリングされたクロック列を生成するべく、クロック列の周波数を時間変動分周値によって分周する可変分周器を有する。本回路は更に、周波数変調波形を生成するべくディザリングされたクロック列を蓄積する第１のアキュムレータ、及び位相変調信号を生成するべく、周波数変調波形を蓄積する第２のアキュムレータを有する。本回路は更に、位相変調信号に基づいて、時間変動分周値を計算する位相値計算器、及び最初に述べたクロック列の拡散スペクトラムである第２のクロック列を生成するべく、ディザリングされたクロック列の変調をトラッキング及びフィルタリングするクローズドループ制御回路を有する。 （もっと読む）

【課題】 放射ノイズ低減とアナログ制御信号精度とのトレードオフ対策。
【解決手段】 システムコントローラーチップに供給する電源電圧にリップルを重畳することにより、動作クロックの周波数拡散を発生させて放射ノイズの低減を図る。システムチップから出力する信号の電圧安定化のために、チップ外部にゲートを設けて安定した電源で駆動する。
【選択図 】図１ （もっと読む）

【課題】本発明は、低いコストでワンチップＬＳＩと同等のデータ転送速度を達成する半導体システムを提供することを目的とする。
【解決手段】半導体装置は、外部から受信した受信クロック信号を入力として内部クロック信号を供給する内部クロック発生回路と、チップの一辺に配置され該内部クロック信号を出力するクロック送信用端子と、該一辺に配置された複数の入出力端子と、該内部クロック信号に基づいて入出力制御用クロック信号を生成する制御用クロック発生回路と、該入出力制御用クロック信号に同期して該入出力端子を介して外部へのデータ出力及び外部からのデータ取り込みを行う複数の入出力回路と、該制御用クロック発生回路と該複数の入出力回路の各々とを接続する同一長の複数の接続配線を含むことを特徴とする。 （もっと読む）

【課題】半導体に与えるクロック信号の一部の周波数を低減出来る回路を提供すること。
【解決手段】１組の時間インターバルを有するカウンタ信号１２２を出力するように動作するカウンタ回路１２０と、出力クロック信号１１４を発生するように動作するゲート回路１１０とを具備し、前記出力クロック信号１１４は、第１の動作モードにおいては、入力クロック信号１１２と実質的に同一であり、第２の動作モードにおいては、１組の時間インターバルのうちの少なくとも１つの時間インターバル中に、前記入力クロック信号１１２に実質的に等しくされている。 （もっと読む）

【課題】 スイッチ回路から出力されるオン／オフ信号を高精度に検出することが可能なスイッチ動作検出回路を提供できるようにする。
【解決手段】 スイッチ回路１からオン／オフ信号Ｓｉｎが入力されると、所定の短い期間よりも長く、かつ所定の長い期間よりも短い期間において、前記オン／オフ信号Ｓｉｎの電位反転が発生したか否かを検出する電位判定検出回路１８と、前記電位判定検出回路１８の検出結果に基づいて、予め設定された所定波形の開閉検出信号を生成して出力する開閉検出信号出力回路１７とを設け、オン／オフ信号Ｓｉｎを検出する精度を向上させることができるようにする。 （もっと読む）

【課題】 ディレイラインによるＰＬＬ技術を用いた周波数逓倍回路におけるＥＭＩノイズを抑制する。
【解決手段】 本発明の周波数逓倍回路は、電圧制御遅延回路（Ｄｅｌａｙ）と、Ｎ個のＤｅｌａｙにＣＬＫが入力され、ＣＬＫを位相遅延させてＤＥＬＣＬＫを生成するディレイライン１１ａと、位相ロック状態において所定の電圧をＧＮＶ０に出力する遅延制御回路１２ａと、Ｎ個のＤｅｌａｙにＣＬＫが入力され、当該Ｄｅｌａｙの各出力から異なる位相遅延量を持つＮ個の出力クロック信号（ＯＵＴｎ）を生成するディレイライン１１ｂと、ＧＮＶ０および複数の異なる基準電圧Ｓｎに基づいて、ディレイライン１１ｂの位相遅延量を電圧制御する遅延制御回路１２ｂと、ＯＵＴｎを論理演算し、周波数がＣＬＫの略Ｎ／２倍であるＣＬＫＯＵＴを生成する論理回路１４を有する。 （もっと読む）

【課題】入力信号を適切にスライス可能なデータスライサを実現する。
【解決手段】現在の入力電圧信号の最大値と最小値とだけではなく、入力電圧信号に含まれるヘッダパターンにおける平均電圧と、ヘッダパターン検出完了時のピーク電圧・ボトム電圧とにも基づいて、スライスレベルを算出する。具体的には、スライスレベルをＳ１５、ヘッダパターンの平均電圧をＳ６、ヘッダパターン検出完了時のピーク電圧をＳ７、ヘッダパターン検出完了時のボトム電圧をＳ８、最大電圧検出・保持部に保持された最大電圧をＳ１０、最小電圧検出・保持部に保持された最小電圧をＳ１１として、スライスレベルの電圧値を、Ｓ１５＝Ｓ６＋（Ｓ１０＋Ｓ１１）／２−（Ｓ７＋Ｓ８）／２と算出する。 （もっと読む）

【課題】クロック信号の好適な分配を行うことができる構造化されたＡＳＩＣデバイスを提供する。
【解決手段】構造化されたＡＳＩＣ（１０）デバイスのクロック分配回路構成（２００）は、決定性（ｄｅｔｅｒｍｉｎｉｓｔｉｃ）の部分および複数の設定可能な部分を含む。その決定性の部分は、コンダクタ（４０）セグメントの所定の配置を用い、デバイス上の複数の所定のロケーションへ、クロック信号を分配するために、回路をバッファする。それぞれの所定のロケーションから、クロック分配回路構成の関連される設定可能な部分は、そのクロック信号を、その所定のロケーションから提供された、構造化されたＡＳＩＣ（１０）の所定の領域においてそのクロック信号を必要とする任意のクロック利用回路構成に分配する。 （もっと読む）

【課題】比較回路の入力端子に負電圧が印加されたときの出力信号の反転を防止する。
【解決手段】負電圧が印加される第１の入力端子(5)又は第２の入力端子(6)に接続された一方の主端子及び出力スイッチ(7)の制御端子に接続された他方の主端子を有する補償スイッチ(10)の制御端子をグラウンドに接続することにより、補償スイッチ(10)の何れかの主端子に接続された第１の入力端子(5)又は第２の入力端子(6)に負電圧が印加されたときに、補償スイッチ(10)がオンに切り換えられ、出力スイッチ(7)の制御端子がゼロボルト未満の負電位まで低下するので、出力スイッチ(7)をオフ状態に維持でき、出力スイッチ(7)は誤動作を発生しない。 （もっと読む）