説明

Fターム[5J039KK04]の内容

パルスの操作 (9,993) | 回路要素 (4,666) | 二安定回路 (568)

Fターム[5J039KK04]の下位に属するFターム

Fターム[5J039KK04]に分類される特許

21 - 40 / 163


【課題】画像形成装置のチャタリング防止手段の消費電力が必要以上に高くならないようにする。
【解決手段】画像処理装置において、入力手段の操作に応じて生成される操作入力信号の波形を、入力されるクロック信号に基づき整形するチャタリング防止手段1012と、前記操作入力信号のチャタリング時間を操作入力毎に計測する処理手段1013と、チャタリング防止手段1012に入力するクロックを生成及び変更するクロック変更手段1015とを有し、前記計測したチャタリング時間が設定した遅延時間内でかつ所定の時間以下であるとき、前記クロック変更手段1015のクロック周波数をより低い周波数に変更する。 (もっと読む)


【課題】クロック分周回路において動作電圧を低下させて消費電力を削減すること。
【解決手段】クロック分周回路は、入力クロック信号をカウントしてD進カウント値とするカウンタと、出力クロック信号をカウントしてN進カウント値とするカウンタと、出力クロック信号と出力クロックの最小周期と出力クロックの半周期精度差分とD進カウント値とN進カウント値とから立ち上がり及び立ち下がりトグルイネーブル信号を求めるトグル位置解析部と、入力クロック信号の立ち上がりエッジにおいて立ち上がりトグルイネーブル信号に応じてトグルする第1のフリップフロップと、入力クロック信号の立ち下がりエッジにおいて立ち下がりトグルイネーブル信号に応じてトグルする第2のフリップフロップと、第1及び第2のフリップフロップの出力の間における排他的論理和を求めて出力クロックする排他的論理和回路と、を備えている。 (もっと読む)


【課題】2つのクロック信号の位相比較に基づき生成する2つのパルス信号の遅延時間を極力短くすることができ、かつ確実にリセットできる位相検出回路および該位相検出回路を備えたPLL回路を提供すること。
【解決手段】位相検出回路は、位相比較を行う2つのクロック信号の論理和信号と論理積信号とに基づき、進相側と遅相側の2つのパルス信号の生成に用いる一方の出力を、前記位相比較を行う準備動作状態と、前記位相比較を行った回路動作状態とに切り替えて保持するラッチ回路を備えている。 (もっと読む)


【課題】デューティ比が50%より大きい場合も小さい場合も両方を一つの素子で対応が可能であり、素子数を削減できるだけではなく、スイッチング回数を削減することが可能で、消費電流を削減することができるデューティ補正回路、DLL回路、カラムA/D変換器、固体撮像素子、およびカメラシステムを提供する。
【解決手段】デューティ補正回路10は、第1入力および第2入力を有するC素子11と、C素子11の第2入力に接続されたインバータ12と、を有し、C素子11は、入力が両方とも論理“1”になると出力が論理“1”になり、入力が両方とも論理“0”になると出力が論理“0”になり、その他の状態では出力は前の状態を保持し、C素子11の第1入力およびインバータ12にそれぞれ互いに位相差がほぼ半周期の相補クロックが入力される。 (もっと読む)


【課題】入力電圧に応じて差動増幅回路のチョッピングによるオフセット誤差が悪化していた。
【解決手段】第1のクロック信号をチョッピング用クロック信号に用いることで、差動対を構成するトランジスタのしきい値電圧のオフセットによる入力オフセットを低減する第1の差動増幅器と、前記第1の差動増幅回路の反転入力端子、非反転入力端子に接続される第1、第2の入力端子と、前記第1の差動増幅回路の反転入力端子と、前記第1の差動増幅回路の出力端子との間に接続される第1の容量と、を有する積分回路であって、前記第1、第2の入力端子間の電位差に応じて、前記第1の差動増幅回路に入力する前記第1のクロック信号の周波数を変化させる積分回路。 (もっと読む)


【課題】入力データに対する瞬時応答特性を備えかつジッタが大きな入力データが入力された時にも安定的な動作が可能でかつ出力ジッタを低減可能な小型低消費電力のCDR回路を提供する。
【解決手段】CDR回路は、入力データ4が遷移したときにパルスを出力するゲーティング回路10と、ゲーティング回路10の出力パルスのタイミングに合うように出力クロックの位相を調整するVCO11と、VCO11の出力クロックのタイミングに合うように再生クロック7の位相を調整するVCO13と、入力データ4のデータ識別を再生クロック7に基づいて行うフリップフロップ3と、ゲーティング回路10の出力端子とVCO11の入力端子との間に設けられたバッファ増幅器16と、VCO11の出力端子とVCO13の入力端子との間に設けられたバッファ増幅器17とを備える。 (もっと読む)


【課題】入力データに対する瞬時応答特性を備えかつジッタが大きな入力データが入力された時にも出力ジッタを低減可能な小型低消費電力のCDR回路を提供する。
【解決手段】CDR回路は、入力データ4のタイミングに合うように出力クロックの位相を調整するVCO11と、VCO11の出力クロックのタイミングに合うように再生クロック7の位相を調整するVCO13と、VCO11,13の発振周波数を制御する制御信号8を発生する周波数制御回路である周波数比較器2およびVCO12と、VCO11の出力端子とVCO13の入力端子との間に挿入された減衰器30とを備える。 (もっと読む)


【課題】遅延回路のキャパシタの容量を増大させることなく、外来ノイズの影響による出力電圧の誤動作を防止する。
【解決手段】キャパシタと第1のノードを介して接続され、前記キャパシタを充電または放電する定電流源と、入力電圧が第1のレベルに変化したときに前記キャパシタを放電または充電し、入力電圧が第2のレベルに変化したときに前記キャパシタを充電または放電する充放電回路と、前記キャパシタの充放電の開始から、前記第1のノードの電圧が所定の検知電圧を超えるまでの時間遅延して、出力電圧のレベルを第1のレベルから第2のレベルに変化させる電圧検知回路とを有する遅延回路において、前記入力電圧が第2のレベルであって、かつ前記出力電圧が第2のレベルに変化したときに、前記第1のノードの電圧を前記検知電圧を超えるレベルに保持する電圧保持回路を備えることで出力電圧の誤動作を防止する。 (もっと読む)


【課題】電流消耗を減少させることができる内部コマンド生成回路を提供する。
【解決手段】本発明の内部コマンド生成回路は、読出しまたは書込み動作のためのコマンドを受信して、所定の周期で発生する複数のパルスを含む第1バーストパルスを生成するバーストパルス発生部と、前記第1バーストパルスをシフトして内部コマンドを生成するパルスシフト部と、を含み、前記内部コマンドは、バースト終了信号またはバーストコマンドのパルスが入力されるとディセーブルされる。 (もっと読む)


【課題】データ信号とクロック信号との位相関係を適応的に制御できる信号多重化回路を提供する。
【解決手段】信号多重化回路は、第1のクロック信号の第1の位相位置に同期したデータ遷移をする第1のデータ信号と第1のクロック信号の第1の位相位置から180度位相がずれた第2の位相位置に同期したデータ遷移をする第2のデータ信号とを受け取り、第2のクロック信号に応じて第1及び第2のデータ信号を順次選択して出力するセレクタ回路と、第1及び第2のデータ信号と第1及び第2のクロック信号とに基づいて、第2のクロック信号とデータ遷移との位相関係を示す位相制御信号を出力する位相検出器と、位相制御信号に応じて位相関係を制御する位相制御器とを含む (もっと読む)


【課題】消費電力の増大や応答速度の低下をきたすことなく、閾値のばらつきを抑えて確実な動作を可能とする電圧比較回路の提供を図る。
【解決手段】複数のトランジスタM1,M2,M11,M12,M21,M22を有する電圧比較回路であって、該複数のトランジスタの少なくとも1つの第1トランジスタM1(M2)は、制御端子と、該制御端子に供給される信号の電圧Vi+(Vi-)により接続が制御される第1および第2端子と、第1スイッチS2p(S2m)を介して所定の電位線PL2に接続されると共に、第1容量C1(C2)の一端が接続されたボディと、を有するように構成する。 (もっと読む)


【課題】入力信号のL/H比率の再現性を向上させる。
【解決手段】エッジ検出回路13は、入力される2値信号の立ち下がりエッジを検出し、エッジ検出回路14は、該2値信号の立ち上がりエッジを検出する。ラッチ回路15は、立ち下がりエッジが検出されるとセットされ、遅延回路17は、ラッチ回路15の出力信号を所定時間遅延させて出力する。ラッチ回路16は、立ち上がりエッジが検出されるとセットされ、遅延回路18は、ラッチ回路16の出力信号を所定時間遅延させて出力する。ここで、ラッチ回路15は、遅延回路17の出力によってリセットされると共に、立ち上がりエッジの検出によってもリセットされる。ラッチ回路16は、遅延回路18の出力によってリセットされると共に、立ち下がりエッジの検出信号によってもリセットされる。ラッチ回路15及び16各々の出力信号が、生成したパルス信号となる。 (もっと読む)


【課題】異電源間であっても入力信号のライズとフォールの相対的な関係を維持したまま出力信号を生成できる電源インタフェースを提供する。
【解決手段】この電源インタフェースは、送信回路11と受信回路12を備える。受信回路12は、第1信号の第1信号レベルから第2信号レベルへの遷移を検出し、第1検出信号を出力する第1検出部18と、第1検出部18が第1信号の第1信号レベルから第2信号レベルへの遷移を検出するのに要する検出時間と同じ検出時間で、第2信号の第1信号レベルから第2信号レベルへの遷移を検出し、第2検出信号を出力する第2検出部19と、第1検出部18から出力された第1検出信号と第2検出部19から出力された第2検出信号に基づいて出力信号OUTを生成する出力信号生成回路20と、を有する。 (もっと読む)


【課題】高速の半導体装置で要求されるクロック整列トレーニング動作を提供すること。
【解決手段】システムクロック及びデータクロックを入力されるクロック入力部(200)と、データクロックの周波数を分周して所定の位相差を有する複数の多重位相データ分周クロックを生成し、分周制御信号に応答して多重位相データ分周クロックの位相の反転可否を決定するクロック分周部(220)と、多重位相データ分周クロックのうち所定の第1選択クロックの位相を基準としてシステムクロックの位相を検出し、その結果に対応して分周制御信号のレベルを決定する第1位相検出部(240)と、多重位相データ分周クロックのうち所定の第2選択クロックの位相を基準としてシステムクロックの位相を検出し、その結果に対応してトレーニング情報信号を生成する第2位相検出部(260)と、トレーニング情報信号を外部に伝送するための信号伝送部(270)とを具備する。 (もっと読む)


【課題】従来の多相クロック生成回路は、補間信号の位相を精度良く制御することができないという問題がった。
【解決手段】本発明にかかる多相クロック生成回路は、クロック信号1,2に基づいて、クロック信号1,2に対応する出力クロック信号間の位相を補間する補間信号を生成し、出力する位相補間回路102と、補間信号の位相を調整する第1の制御信号を生成し、位相補間回路102に対して出力する制御回路103aと、を備えた多相クロック生成回路であって、制御回路103aは、補間信号の論理値変化のタイミングを検出するためのタイミング検出回路104と、タイミング検出回路104の検出結果に応じた第1の制御信号を生成する制御信号生成回路105と、を備える。このような回路構成により、補間信号の位相を精度良く自動で制御することができる。 (もっと読む)


【課題】位相検知の誤判定を防止した高精度の位相検知回路を提供する。
【解決手段】電源線VSS1とセンスノードLSAT、LSAB間に、nMOSトランジスタの組(M1、M2、M3)、(M4、M5、M6)を備え、各トランジスタのゲートに内部クロックRCLK、RCLKのインバータINV1による反転信号、外部ロックCK、/CKをそれぞれ入力し、電源線VDD1とセンスノードLSAT、LSAB間に、pMOSトランジスタの組(MP1、MP2、MP3)、(MP4、MP5、MP6)を備え、各トランジスタのゲートにFCLKのインバータINV2による反転信号、内部クロックRCLK、外部ロックCK、/CKをそれぞれ入力し、センスノードLSAT、LSABは差動アンプAMPで増幅されラッチ回路L1でラッチされる。pMOSトランジスタ(MP11、MP12、MP13)はLSAT、LSABをプリチャージ・イコライズする。 (もっと読む)


【課題】入力データの取り込みを誤りなくできるデータ取込保持装置を提供する。
【解決手段】パルス発生手段20からのラッチ用パルスPLSのパルス幅区間で入力データを取り込んで保持する第1のデータ取込記憶部を備える保持手段を備える。パルス発生手段20は、第1のデータ取込記憶部と同じあるいは同等の構成の第2のデータ取込記憶部231を備え、クロック信号CLKから、第2のデータ取込記憶部231における入力データの取込時間分のパルス幅区間のパルス信号PLSを生成し、ラッチ用パルスとして、第1のデータ取込記憶部に供給する。 (もっと読む)


【課題】従来の半導体集積回路は、効果的にピーク電流を抑制することができないという問題があった。
【解決手段】本発明にかかる半導体集積回路は、クロック生成回路と、クロック生成回路により生成されるクロックに基づいて動作するモジュール7と、クロック生成回路により生成されるクロックに基づいて動作し、モジュール7との間でデータ転送を行うモジュール8と、を備え、モジュール7とクロック生成回路との間のクロック経路上に挿入された遅延素子の数と、モジュール8とクロック生成回路との間のクロック経路上に挿入された遅延素子の数と、に基づいてモジュール7及びモジュール8に供給されるクロックの位相が異なる。このような回路構成により、効果的にピーク電流を抑制することができる。 (もっと読む)


【課題】周波数逓倍回路を提供する。
【解決手段】周波数逓倍回路(100)は、遅延ラインとクロック合成回路(TOG)を備える。遅延ラインは、その一端でリファレンスクロック(102)を受けて、一周期に一致した複数の遅延素子(101)からクロックタップ出力を発生させる。クロック合成回路(TOG)は、一対のタップ出力に応答して、各タップ出力から出力クロックパルスの立ち上がり及び立ち下がりエッジを発生させる。出力クロックの周期は入力クロックの周期よりも短い。遅延ラインは、遅延素子(101)の周期に一致するように遅延ロックループに含まれてもよい。所定数の遅延段タップ出力に接続された入力を有し、相補出力を供給する、複数の合成回路セル(TOG)が設けられる。セレクタ(106)は、位相検出器(112)からの選択制御信号に応答して、合成セルの1つに係る一対の相補出力のうちの一方から出力を選択する。 (もっと読む)


【課題】より確実にノイズ除去のできるノイズ除去回路を搭載する半導体装置、ノイズ除去方法を提供する。
【解決手段】半導体装置は、ノイズ検知回路(21)と、入力信号遅延回路(22)と、マスク回路(23)とを具備する。ノイズ検知回路(21)は、入力信号(RESETB)に重畳するノイズを検知して、所定時間のマスク信号(NE_FLG)を出力する。入力信号遅延回路(22)は、入力信号(RESETB)を遅延させて遅延信号(RES_DLY)を出力する。マスク回路(23)は、マスク信号(NE_FLG)に基づいて、前記遅延信号(RES_DLY)をマスクした出力信号(RESB)を出力する。 (もっと読む)


21 - 40 / 163