時間測定回路のある実施形態では、リファレンス信号期間の第１の部分においてデジタル制御発振器（ＤＣＯ）を第１の周波数で動作させ、前記対象信号と前記リファレンス信号との時間差に応じて前記リファレンス信号期間中に動作周波数を前記第１の周波数から第２の周波数に変更することにより、対象信号とリファレンス信号の時間差が測定される。時間測定回路は、前記リファレンス信号期間において前記デジタル制御発振器の出力で何回の信号遷移が発生したかを継続的に計数する。対象信号とリファレンス信号の時間差は、前記リファレンス信号期間において計数された前記信号遷移の回数に基づいて推定される。

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【課題】 直前の数サイクルに依存して波形が劣化する信号に対して正しく受信することができない。
【解決手段】 本発明の受信回路１０は、入力信号を基準電圧と比較して比較結果をハイレベル又はローレベルで出力する比較回路１２と、比較回路１２の出力レベルを次の１サイクル間保持する第１の記憶回路１３と、第１の記憶回路１３の出力レベルを次の１サイクル間保持する第２の記憶回路１４と、第１の記憶回路１３と第２の記憶回路１４の出力レベルに応じて前記基準電圧のレベルをサイクル毎に制御する電圧制御回路１１を有する。 （もっと読む）

【課題】半導体集積回路におけるクロック信号の供給において、回路全体を通しクロックラインを短縮し得る構成を提供することを目的とする。
【解決手段】回路素子のグループ間で回路素子の交換、移動を実行し、当該実行の前後でグループごとに回路素子の位置と中心位置との距離の合計し更に全グループについて合計した値が減少する場合には当該実行後のグループを維持し減少しない場合には当該実行前のグループを維持する最適化を実行する構成である。 （もっと読む）

【課題】冗長な回路、配線を不要とし、回路規模の増大を回避し、デューティを変更可能とするＤＬＬを提供する。
【解決手段】外部信号の第１遷移（Ｒｉｓｅ）を可変に遅延させる第１可変遅延回路（１０Ｒ）と、外部信号の第２遷移（Ｆａｌｌ）を可変に遅延する第２可変遅延回路（１０Ｆ）と、第１可変遅延回路（１０Ｒ）の出力信号と第２可変遅延回路（１０Ｆ）の出力信号とを合成する合成回路（１３）と、合成回路（１３）の出力信号のデューティの変更と検出を行うデューティ変更検出回路（２１）と、デューティ変更検出回路（２１）のデューティ検出結果（ＤＣＣ）に従って第１可変遅延回路（１０Ｒ）又は第２可変遅延回路（１０Ｆ）の遅延を可変させる遅延制御回路（１５Ｒ、１５Ｆ）と、を備える。 （もっと読む）

【課題】半導体装置の製造ばらつきや経年劣化に起因するクロックスキューを補正することができる半導体装置を提供する。
【解決手段】スキュー検出部６は、スキューを検出するための少なくとも１個のクリティカルパス７又はレーシングパス７を含む。クロック調整部５は、スキュー検出部６により検出されたスキューに基づいて、ディレイの設定値を設定する。クロックセル４は、ディレイの設定値に応じて、第１のクロックのディレイを調整して、第２のクロックとして出力する。 （もっと読む）

【課題】本発明の目的は、Ｉ^２Ｃインタフェースを有するシステムを提供することである。
【解決手段】本発明の第１の態様によると、マスター装置と前記マスター装置により制御されるスレーブ装置との間のインタフェースをとるＩ^２Ｃインタフェースを有するシステムが提供される。前記マスター装置は第１のデータ・バスと接続され第１の駆動電圧で動作し、前記スレーブ装置は第２のデータ・バスと接続され第２の駆動電圧で動作し、前記システムは、それぞれ前記第１及び第２の駆動電圧の間のレベルシフト機能を有する第１及び第２の双方向デジタル入出力回路、及び前記第１及び第２の双方向デジタル入出力回路を制御するシーケンサ回路、を有し、前記シーケンサ回路は、前記第１及び第２の双方向デジタル入出力回路の出力に基づき、データの伝達方向を前記マスター装置から前記スレーブ装置へ、又は前記スレーブ装置から前記マスター装置へ切り替える。 （もっと読む）

【課題】
ＭＯＳトランジスタの閾値電圧の差によって発生するオフセット電圧の影響を軽減させ、比較精度の高いコンパレータ回路を提供する。
【解決手段】
各スイッチがオンにされているキャリブレーションモードにおいて、第１のキャパシタＣａおよび第２のキャパシタＣｂに、出力部５におけるプラス側とマイナス側の出力電圧を記憶させる。各スイッチがオフに切り替わり比較モードに移行すると、第１のＭＯＳトランジスタＭ６および第２のＭＯＳトランジスタＭ７のゲートに、キャパシタＣａおよびＣｂが記憶したそれぞれの電圧が印加されて補正電圧を基準としたラッチ動作の準備が整う。電流ラッチ回路２は、入力電圧と基準電圧の差を増幅させてＨＩＧＨまたはＬＯＷを出力する判定を行う。出力部５では、ＨＩＧＨまたはＬＯＷに応じた電圧差が生じ、これに応じた電流が流れる。 （もっと読む）

【課題】高速信号を符号間干渉なく信号を受信することができる信号処理回路（コンパレータ回路）を提供することを課題とする。
【解決手段】入力信号から出力信号への信号伝達特性がクロック信号により変化するように入力信号を処理して出力信号を出力する入力回路（３１１１）と、クロック信号により活性化状態になった期間に入力回路の出力信号を増幅する増幅回路（３１０２）とを有する信号処理回路が提供される。 （もっと読む）

【課題】比較演算増幅回路やＡＤ変換回路において、回路規模や消費電力のさらなる低減を図る。
【解決手段】サンプルホールド回路５０３では、複数のサンプルホールド回路と信号選択回路により、ＡＤ変換対象の差動アナログ信号対について、ホールドモード時の出力信号対を時分割で出力するようにする。フォールディング方式を採らないＡＤ変換においては、比較演算増幅回路５０１は、時分割で供給される複数の出力信号対について、信号選択回路により複数の差動基準信号対を時分割で扱うように切り替えながら、各出力信号対と各差動基準信号対の差を各差動増幅回路で増幅することで複数の増幅出力信号対を時分割で出力するようにする。デジタルデータ取得部６は、時分割で供給される複数の増幅出力信号対の差をそれぞれ２値化することでデジタルデータを取得する。 （もっと読む）

【課題】温度、プロセス、電源電圧の変動に強く、安定したスケルチ検出信号を出力することができるスケルチ検出回路を提供する。
【解決手段】受信した差動信号ＲＸ＋，ＲＸ−の電位振幅が所定値を超えているときその検出信号Ｖｐをパルスとして出力するピーク検出回路１１と、ピーク検出回路１１から出力する検出信号Ｖｐのパルス幅を差動信号ＲＸ＋，ＲＸ−の少なくとも１周期分延長するパルス幅延長回路１２とを備える。ピーク検出回路１１は、差動信号ＲＸ＋，ＲＸ−に同一のＤＣバイアスを与えた後にその差分に対応する電圧信号Ｖｄａｔａを出力する入力差動増幅回路１１Ａと、入力差動増幅回路１１Ａのほぼレプリカ回路として構成され、参照電圧Ｖｒｅｆ’をレベルシフトしたシフト参照電圧Ｖｒｅｆを出力するレプリカ参照電圧生成回路１１Ｂと、電圧信号Ｖｄａｔａとシフト参照電圧Ｖｒｅｆとを比較して検出信号Ｖｐを出力する電圧比較回路１１Ｃと、を備える。 （もっと読む）

【課題】入力されたクロックが適切なものであるか常時監視することができ、クロックの切り替えを常時適切に行うことができるようにする。
【解決手段】判定回路１０に固定クロックＣＬＫ１を常時入力する。判定回路１０では、その常時入力される固定クロックＣＬＫ１に基づいて対象クロックＣＬＫ２の状態を監視し、対象クロックＣＬＫ２が入力停止状態にあるか、もしくは対象クロックＣＬＫ２の周波数が所定の周波数の範囲外にあるか否かを判断する。固定クロックＣＬＫ１を常時入力としているため、常にクロックの判定を行うことが可能であり、固定クロックＣＬＫ１から対象クロックＣＬＫ２へ、または対象クロックＣＬＫ２から固定クロックＣＬＫ１への切り替えが常時可能となる。また、対象クロックＣＬＫ２の入力停止状態から所望とするクロックの周波数範囲の判定まで、切れ目のない判定が可能となる。 （もっと読む）

【課題】テスト信号に応じて外部クロック信号からデータ信号と内部クロック信号を生成し、読取り／書込み動作無しでバッファリングされたデータの状態によってセットアップ／ホールドタイムを測定できるようにしたセットアップ／ホールドタイム測定装置を提供する。
【解決手段】外部クロック信号をカウント信号によって遅延させ、テスト信号に応答して、前記遅れた外部クロック信号から内部クロック信号及びデータ信号を生成するデータ生成部と、前記内部クロック信号に同期して、前記データ信号をバッファリングした信号をラッチするデータラッチと、前記テスト信号に応答して、前記データラッチ部でラッチされたデータ信号からフラグ信号を生成するフラグ信号生成部と、前記フラグ信号に応答して前記カウント信号をカウンティングするカウンターと、を含む構成とした。 （もっと読む）

【課題】クロック信号の同期エッジのタイミングと入力信号のエッジのタイミングが一致したときの誤動作を防止することができるリタイミング回路及び分周システムを提供することを課題とする。
【解決手段】第１及び第２のクロック端子に差動クロック信号を入力し、第１及び第２の入力端子に第１の差動信号を入力し、第１及び第２の出力端子から第２の差動信号を出力する第１のフリップフロップ回路（１０２）と、前記第２の差動信号を構成する第１及び第２の信号が同相になると同相検出信号を出力する同相検出回路（１０５）と、前記同相検出信号のカウント値をカウントするカウンタ（１０６）と、前記カウンタのカウンタ値に応じて前記第１のフリップフロップ回路の前記第１及び第２のクロック端子に入力する前記差動クロック信号の位相を切り換えるセレクタ（１０１）とを有することを特徴とするリタイミング回路が提供される。 （もっと読む）

【課題】ＮＢＴＩ劣化又はＰＢＴＩ劣化による入力トランジスタの閾値のバラツキの増大化を抑制することにより、入力オフセット電圧の増大化を抑制し、例えば、Ａ／Ｄ変換器に使用する場合には、ＩＮＬやＤＮＬ等のＡ／Ｄ変換精度の劣化を抑制することができるようにした差動電圧比較器を提供する。
【解決手段】入力制御部２８は、判定結果出力期間の間は、入力電圧ＶＩＰ及び入力電圧ＶＩＭの差動回路３の非反転入力端子３Ａ及び反転入力端子３Ｂへの供給を遮断し、差動回路３の非反転入力端子３Ａ及び反転入力端子３Ｂに電源電圧ＶＤＤを供給し、差動回路３の入力トランジスタをなすＰＭＯＳトランジスタのゲート−バルク間電圧を０Ｖにする。 （もっと読む）

【課題】入力パッドに印加される比較的高電圧を維持し、回路内の供給電圧範囲の対応する信号レベルを生成する。
【解決手段】入力回路は、フローティングウェルと、対応するバイアスセレクタと、入力バイアストランジスタとを有し、予め定められた値より大きい電圧を維持する外部電圧にゲート酸化膜がさらされないようにする。バイアスセレクタは、利用可能な最高電圧を選択してフローティングウェルに対応するバイアスを逆にし、トランジスタに過度な電気的ストレスがかからないようにする。入力に関連する端子が関連する電圧を切り換えられると、バイアスセレクタは、別の端子を選択し、引き続き利用可能な最高電圧を選択して正しい逆バイアス条件を提供する。抵抗器およびクランプは、回路内の供給電圧範囲に制限された、変換された出力電圧レベルを生成する。ラッチ出力により、プルダウントランジスタは、正確なロウレベル出力信号を提供できる。 （もっと読む）

【課題】従来の、監視クロックが被監視クロックよりも高い周波数を使用する周波数異常検出回路は、高コストかつノイズ対策が必要で実装が困難であり、また、監視クロックが被監視クロックよりも低い周波数を使用する周波数異常検出回路は、クロック固着のタイミングによっては異常を検出できないだけでなく、リセット時にシフトレジスタを構成するすべてのレジスタ出力が“0”となるので、警報が発出されないようにする構成を別途設けなければならない問題があった。
【解決手段】クロック周波数の上限異常は被監視クロック数のカウント数と上限値との大小比較にて検出し、下限異常は、同期化した監視クロックの立ち上がりエッジにて出力する正極性パルスと、当該パルス出力で”High”を出力する初回エッジホールド回路出力と、下限値と被監視クロック数のカウント値の大小を比較するコンパレータ出力との論理積の出力にて検出すること。 （もっと読む）

【課題】外部クロックの周波数の変動にかかわらず、常に安定した電圧レベルを維持できるようにする半導体素子の内部電圧生成回路を提供すること。
【解決手段】本発明は、内部電圧端の電圧レベルが所定の目標レベルより低くなる期間において、前記内部電圧端をプルアップ駆動する第１電圧駆動手段２０と、外部クロックの周波数に対応する周期の１周期毎に、所定時間の間、前記内部電圧端をプルアップ駆動する第２電圧駆動手段２２とを備える半導体素子の内部電圧生成回路を提供する。 （もっと読む）

【課題】再収斂分岐構造を含むクロック分配回路のレイアウト生成において、冗長な迂回配線を生じさせることなく、クロックスキューを低減可能にする。
【解決手段】クロック分配回路の基本セル構成を解析し（Ｓ２０１）、解析された基本セル構成を基にして、クロック経路にクロックバッファを挿入する（Ｓ２０２）。その後、基本セルとクロックバッファとを配置し（Ｓ２０３）、配線を配置する（Ｓ１０５）。解析ステップ（Ｓ２０１）において、クロックの各経路における基本セルの段数の最大値を求め、挿入ステップ（Ｓ２０２）において、クロックの各経路におけるセル段数が、この最大値以上でかつ同じ値になるように、クロックバッファを挿入する。 （もっと読む）

【課題】０と１の出現確率が異なるデータ信号のデューティサイクルの歪みを補正する。
【解決手段】位相検出回路２１は、０と１の出現確率が異なるデータ信号の位相の進みおよび遅れを検出する。AND回路４３はデータ信号の立ち上がりを検出し、AND回路４４は立ち下がりを検出する。＋DCD検出回路４５は、位相検出回路２１とAND回路４３および４４の検出結果に基づいて、デューティサイクルのプラス側の歪みを検出し、−DCD検出回路４６は、デューティサイクルのマイナス側の歪みを検出する。デューティ調整回路１２は、＋DCD検出回路４５と−DCD検出回路４６の検出結果に基づいて、デューティサイクルを調整することにより、デューティサイクルの歪みを補正する。本発明は、例えば、データ信号を受信する受信装置に適用することができる。 （もっと読む）

【課題】 この発明は、テスト兼用端子に高電圧のノイズが入力された場合でも容易にテストモードに入ることのない半導体装置を提供する。
【解決手段】 この発明は、通常動作モードと、テストモードを備えた半導体装置において、前記半導体装置は、振幅が電源電圧以内の通常信号と振幅が前記電源電圧より高い高電圧信号の入力が可能なテスト兼用入力端子Ａと、テスト兼用入力端子Ａに入力される高電圧信号を検出する高電圧検出回路１０と、高電圧検出回路１０からの高電圧信号が所定のパターンで変化したことを検出するパターン検出回路２０と、検出したテスト兼用入力端子Ａから高電圧信号が所定のパターンで印加された場合に、前記通常動作モードから前記テストモードに切り換える切り替え手段３０と、備えた。 （もっと読む）