【課題】トランジスタのＯＮ抵抗または寄生容量による動作スピードの低下を防止可能な比較器を提供する。
【解決手段】正相入力信号と逆相基準信号との電圧に応じて抵抗値が変化する正相の可変抵抗部１３０と；逆相入力信号と正相基準信号との電圧に応じて抵抗値が変化する第２の可変抵抗部１４０と；クロック信号が第１レベルであれば第１及び第２のインバータの出力電位を第１または第２電源端子の電位にリセットする第１及び第２のスイッチと；第１レベルと第２レベル間を遷移するクロック信号を１つのゲート端子で受ける第１ＦｉｎＦＥＴを含み、正相出力信号を反転させて逆相出力信号を出力する第１のインバータ１１０と；クロック信号を１つのゲート端子で受ける第１ＦｉｎＦＥＴと同じ極性の第２ＦｉｎＦＥＴを含み、逆相出力信号を反転させて正相出力信号を出力する第２のインバータ１２０と；を具備する。 （もっと読む）

一実施形態では、回路装置の遅延チェーンにおいてクロック信号を受信すること、及び、該遅延チェーン内の選択される点において該クロック信号の値を決定すること、を含む方法が開示される。該方法は又、該値が該クロック信号のエッジの検出を示さない場合には、該選択される点を調整することを含む。
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【課題】回路構成が簡素化され、低消費電力化され集積回路化する上で有利な構成の回路を得る。
【解決手段】第１クロックが各クロック入力端に与えられる複数段のフリップフロップ回路（Ｑ１−Ｑ７）と、第２クロックが入力される直列接続された複数段の遅延素子（Ｄ１−Ｄ６）と、前記複数段の遅延素子の出力をそれぞれ、前記複数段のフリップフロップ回路の各データ入力端に与える接続部（Ｌ１−Ｌ７）と、前記複数段のフリップフロップ回路の出力データが入力され、この出力データ内容に応じて変化する制御信号を得る信号生成回路（１６３）と、前記信号生成回路からの制御信号に応じて、前記第１若しくは第２クロックを相調整する位相調整信号を出力する位相調整信号出力部（１６４）を有する。 （もっと読む）

【課題】第三者による不正な攻撃によって故障動作を引き起こされた場合でも、故障動作を検出し、回路動作を停止することが可能となるような半導体装置を提供する。
【解決手段】複数のフリップフロップを含む信号処理回路を有する半導体装置において、前記信号処理回路は、フリップフロップの入力信号を入力としパリティデータを生成する第１のパリティ生成回路と、前記第１のパリティ生成回路の出力をラッチするための、パリティ格納回路と、フリップフロップの出力信号を入力としパリティデータを生成する第２のパリティ生成回路と、前記パリティ格納回路の出力と第２のパリティ生成回路の出力とを比較し、不一致の場合に異常検出信号を出力するパリティ比較回路を備える。 （もっと読む）

【課題】信号入力端子に静電気ノイズが印加された場合に、そのノイズの内部回路への伝達を未然に、かつ確実に防止することができる入力インタフェース回路を提供すること。
【解決手段】ノイズを検出するノイズ検出回路（２００）と、ノイズが検出されたときに第１のスイッチ回路（ＳＷ１）をオフしてノイズ伝達を遮断する機能をもつノイズキャンセラ（３００）と、を設ける。第１のスイッチ回路（ＳＷ１）がオフしているときは、第２のスイッチ回路（ＳＷ２）がオンして、直前の電圧をラッチする。ノイズ検出回路２００に含まれるノイズ検出用トランジスタは、Ｎウエルの電位を適応的に最適化することができるフローティングＮウエルトランジスタによって構成される。 （もっと読む）

【課題】短時間で高精度のオフセット・キャリブレーションを行うことができるコンパレータを提供する。
【解決手段】オフセット・キャリブレーションを行う場合は、アナログ入力電圧Ｖｉｐ＞アナログ入力電圧Ｖｉｍとし、キャリブレーション指示信号φＲＥＳをＨレベルとする。キャリブレーション回路４９、５０は、逆相比較判定信号ＣｏｍがＬレベルの間は、粗調によるオフセット・キャリブレーションを実行し、逆相比較判定信号Ｃｏｍの論理がＨレベルに反転するまでを高速に行い、逆相比較判定信号ＣｏｍがＨレベルに反転すると、その後は、逆相比較判定信号Ｃｏｍの論理の反転に関係なく、微調によるオフセット・キャリブレーションを実行する。 （もっと読む）

【課題】 ＰＬＬ回路から出力される異常波形のクロックにより他の機能回路が誤動作すること。
【解決手段】 クロック生成回路５０は、クロックＣＬ１に同期したクロックＣＬ２を出力するＰＬＬ回路１１と、クロックＣＬ１又はクロックＣＬ２を出力するセレクタ１４と、ＰＬＬ回路１１からのクロックＣＬ２で異常波形のパルスが検出されたとき、クロックＣＬ２に代えてクロックＣＬ１を出力させる切替信号をセレクタ１４に出力する切替信号生成回路１３と、切替信号に基づいてセレクタ１４がクロックＣＬ２からクロックＣＬ１に出力クロックを切り替えた後、異常波形のパルスがセレクタ１４に入力されるように、ＰＬＬ回路１１からのクロックＣＬ２を遅延させる遅延回路１２と、を備える。 （もっと読む）

【課題】動作が誤発振状態または準安定状態となったことを検出し、誤発振状態または準安定状態から抜け出して正常な発振状態にとすることができるＶＣＯをを提供する。
【解決手段】本発明の電圧制御発振回路は、互いに逆相の差動のクロック信号が入力される差動遅延素子を縦続接続し、バイアス電圧によって差動遅延素子に流れる電流の量を制御することで、該差動のクロック信号の遅延量を制御する差動リングオシレータ型の電圧制御発振回路であり、いずれかの差動遅延素子の差動出力の出力電圧と、異常動作を検出する電圧に設定されたリファレンス電圧とを比較することにより異常発振を検出して検出信号を出力する位相検出部と、差動遅延素子毎に設けられ、検出信号が入力されると、差動出力対間の電位差を増幅するクロスカップル回路とを有している。 （もっと読む）

【課題】従来のヒステリシス入力回路は等価的にＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴのインバータ回路のβ比を変えて、ロジックレベルのヒステリシスを作っていたが、この方式では電源電圧が低下するとヒステリシス幅が極端に小さくなった。また、電源電圧の広範囲の変動に対してヒステリシス幅を確保することは難しかった。また、ロジックレベルを形成するのにＰ型とＮ型ＭＯＳＦＥＴを用いるので形状比の設定にやや無理があり、また製造工程でのバラツキの影響を受けやすかった。
【解決手段】入力回路２個と正極の電源にＰ型、Ｎ型ＭＯＳＦＥＴ、負極の電源にＮ型、Ｐ型ＭＯＳＦＥＴと、及び前状態を記憶するラッチ回路を設け、前状態により、前記各ＭＯＳＦＥＴをオン・オフすることにより、ヒステリシス特性を得る。電圧特性が異なるＭＯＳＦＥＴを使い分けることにより、前述の課題が解消できた。 （もっと読む）

【課題】 高速動作が可能で、かつオフセット電圧を高精度にキャンセルすること可能なコンパレータ回路を提供すること。
【解決手段】 増幅回路の出力を増幅して増幅回路の入力に帰還する第２の増幅回路を設け、コンパレータ回路が入力電圧をサンプルするときに、第２の増幅回路が帰還して増幅率を高くすることによって、オフセットをキャンセルするような構成とした。さらに、第２の増幅回路の増幅率より増幅回路の増幅率を低くし、コンパレータ回路が入力電圧をコンパレートするときに、第２の増幅回路の帰還と切り離すことによって、高速にコンパレート動作することが可能な構成とした。 （もっと読む）

【課題】オフセット電圧の補正精度の劣化を防ぐことにより、電圧比較精度の向上を図ることが可能な半導体集積回路を提供する。
【解決手段】半導体集積回路１０１は、第１の入力電圧を第１のスイッチＳ０Ｐを介して受け、第２の入力電圧を第２のスイッチＳ０Ｎを介して受ける差動増幅回路Ａ１と、第１のキャパシタＣ１Ｐを介して差動増幅回路Ａ１の第１出力端子から受けた電圧および第２のキャパシタＣ１Ｎを介して差動増幅回路Ａ１の第２出力端子から受けた電圧に基づいて第１の入力電圧および第２の入力電圧の比較結果を表わすデジタル信号を出力するラッチ回路Ｕ１と、第１のキャパシタＣ１Ｐの第２端子に結合される第１端子、および第２のキャパシタＣ１Ｎの第２端子に結合される第２端子を有する第３のキャパシタＣＺ１とを備える。 （もっと読む）

【課題】リングオシレータが出力するクロック信号の周波数がより高くなった場合でも、逓倍クロック信号の周波数を安定した状態で出力できる逓倍クロック信号出力回路を提供する。
【解決手段】ＤＰＬＬ回路１において、データラッチ回路５２より出力され、１１ビットのダウンカウンタ５４ｄに本来セットすべきデータ値のサイズが１２ビット以上になると、オーバーフロー防止回路３が前記データ値を１１ビットデータに置換する。 （もっと読む）

【課題】 中心周波数と周波数可変範囲を自在に設定できる高安定、高精度な電圧制御発振器を提供すること。
【解決手段】 第１の水晶発振器の第１の周波数成分と、第２の水晶発振器の第２の周波数成分とを加算器等で加算する等して、所望の中心周波数および所望の可変周波数範囲を作る。 （もっと読む）

【課題】電力消費を低減する方法を、特に低電圧および／または低電力のデータサンプラを提供する。
【解決手段】第１段階処理部および第２段階処理部を含み、上記第１段階処理部は、各差動信号を受信し、上記各差動信号に基づいて、第１出力信号における第１エッジレートと、第２出力信号における第２エッジレートとを供給するように構成されている。上記第２段階処理部は、上記第１出力信号と上記第２出力信号との間の差を増幅し、各再生出力信号を供給するように構成されている。上記第２段階処理部は、上記第１エッジレートおよび上記第２エッジレートに基づき、第１内部信号における第３エッジレートを供給し、かつ、第２内部信号における第４エッジレートを供給する。 （もっと読む）

【課題】クロックの立上りエッジおよび立下りエッジの両エッジをトリガとするフリップフロップに対してクロックを分配するクロックイネーブラを提供する。
【解決手段】排他的論理和ゲート２３０はクロックＣＫとラッチ２７０の不一致を生成する。ラッチ２４０は、イネーブル信号ＥＮが論理Ｌ（無効）にある間に排他的論理和ゲート２３０からの入力を通し、イネーブル信号が論理Ｈ（有効）に遷移するとその直前の入力を保持する。選択器２２０はラッチ２４０の出力を選択信号として、クロックの正転信号または反転信号の何れか一方を選択する。ラッチ２７０は、イネーブル信号が論理Ｈにある間に選択器２２０からの入力を通し、イネーブル信号が論理Ｌに遷移するとその直前の入力を保持する。イネーブル信号が論理Ｌから論理Ｈに遷移すると、その停止していたレベルを再起点として出力端子Ｘからクロックが出力される。 （もっと読む）

【課題】 半導体装置における通常モードと特殊モードとの混載をコストの増大および特殊モードへの誤移行の危険性を回避して実現する。
【解決手段】 短パルス除去回路（１１）は、外部制御信号（／ＣＥ）について第１所定時間より短いパルス幅の活性パルスおよび非活性パルスを除去して内部制御信号（／ＣＥＩ）として出力する。短パルス検出回路（１２）は、外部制御信号について第１所定時間より短いパルス幅の活性パルスおよび非活性パルスを検出する。内部回路（１３）は、通常モードおよび特殊モードを有し、外部制御信号に代えて内部制御信号に応じて動作する。内部回路は、短パルス検出回路による活性パルスの検出に応答して通常モードから特殊モードに移行し、短パルス検出回路による非活性パルスの検出に応答して特殊モードから通常モードに移行する。 （もっと読む）

【課題】デジタル演算処理装置におけるフリップフロップの遅延エラーを、回路占有面積を増大させることなく確実に検出する。
【解決手段】特定のフリップフロップ（ＦＦ（ｉ））の入力および出力を受ける誤り判定回路（ＥＤＫ）を設ける。この特定のフリップフロップ前段のフリップフロップ（ＦＦ（ｉ−１））をラッチ状態に設定して、直後のサイクルで、誤り判定回路において、特定フリップフロップの入出力データの論理レベルの一致／判定を行ない、判定結果指示信号（Ｅｒｒ）を生成する。 （もっと読む）

【課題】消費電力の増大を招くことなく、受動素子の数を削減しチップ占有面積を小さくして低コスト化を図ることが可能なＡＤ変換回路を提供すること。
【解決手段】ｎ次元ベクトルを表すｍ（ｎ＜ｍ＜２ｎ）個のアナログ信号のそれぞれを１ビット以上に量子化してｍ個並列の量子化信号を生成する量子化部と、このｍ個並列の量子化信号をそれぞれ復号してｍ個の復号アナログ信号を生成する復号部と、このｍ個のアナログ信号のそれぞれと上記ｍ個の復号アナログ信号のそれぞれとの差のそれぞれを定数倍してｍ個の増幅残差信号を出力する残差増幅部と、を有する変換ステージを複数縦続接続して備えた変換部と、この変換部の変換ステージそれぞれにおけるｍ個並列の量子化信号を該変換ステージの縦続位置に応じた遅延量を考慮して並列位置ごとに合成し、ｍ個並列のディジタル信号を生成する合成部とを具備する。 （もっと読む）

【課題】消費電流をより低減することが可能な増幅回路を備えた半導体集積回路を提供する。
【解決手段】制御信号ＶＰ１が「Ｈ」レベル、制御信号ＶＰ０が「Ｌ」レベルに時にはキャパシタＣＬ１，ＣＬ２の電荷が完全に放電される。次に制御信号ＶＰ１が「Ｌ」レベル、制御信号ＶＰ０が「Ｈ」レベルになると、相補スイッチＳＷ１，ＳＷ２はオンして、入力電圧ＶＩＰ，ＶＩＮに従ってＰチャネルＭＯＳトランジスタＭＰ１，ＭＰ２を介して電流源３から定電流ＩＢが流れ込み、キャパシタＣＬ１，ＣＬ２に電荷が充電される。出力ノードＮ２，Ｎ１には、入力電圧ＶＩＰ，ＶＩＮの電圧値の大小に対応した値となり、差動増幅動作が実行される。すなわち、増幅動作のために負荷となるキャパシタＣＬ１，ＣＬ２へ充電する動作以外で、電流源３からの定電流ＩＢを消費しないため、低消費電流にて動作を実現できる。 （もっと読む）

通信（例えばＣＤＭＡ）システムにおける送信を処理することを含む（が、それに限定されない）デジタル信号プロセッサの設計及び利用の技術を開示する。クロックマルチプレクサを駆動する第１のクロック入力から第２のクロック入力への切換えにおいて起こるグリッチを低減する。クロックマルチプレクサは、第１のクロック入力を受信し、クロック出力を提供し、第１のクロック出力における低フェーズ入力レベルに応答してクロック出力における低フェーズ出力レベルを判定する。限定された期間、低フェーズ出力レベルは、第１のクロック入力信号のフェーズレベルに関わらず維持される。クロックマルチプレクサは、第２のクロック入力を受信し、第２のクロック入力信号における低フェーズ入力レベルを判定する。第２のクロック入力に応答してクロック出力を提供することへの切換えは、第２のクロック入力信号における低フェーズ入力レベルの間に起こる。その後、クロックマルチプレクサの出力は第２のクロック信号のフェーズレベルに従う。
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