【課題】短い時間幅の高分解能な計測と長い時間幅の低分解能な計測とを、回路規模を大幅に増大させることなく、いずれも実現させることが可能な時間計測回路を提供する。
【解決手段】駆動電圧ＶＤＤＬに応じた遅延時間で信号を遅延させる遅延ユニットＤＵをＭ（Ｍは正整数）段直列接続してなり、起動用パルスＰＡの入力により起動され、各遅延ユニットＤＵにてパルス信号を順次遅延させながら伝送するパルス遅延回路１０と、計測用パルスＰＢが入力されると、パルス遅延回路１０内でのパルス信号の位置を検出（ラッチ）し、その検出結果を、起動用パルスＰＡの入力から計測用パルスＰＢの入力までの時間Ｔｍ内にパルス信号が通過した遅延ユニットＤＵの段数を表す所定ビットのデジタルデータＤＴに変換して出力するラッチ＆エンコーダ１２と、電圧設定データＤＶに従った大きさの駆動電圧ＶＤＤＬを発生させる駆動電圧設定回路１４とを備える。 （もっと読む）

【課題】高速変換に適したフラッシュ型ＡＤコンバータに使用することができるダイナミック・コンパレータを提供する。
【解決手段】ダイナミック・コンパレータは静止電流が全く流れず、低消費電力動作に最適な回路構成である。リニア領域で動作するＮチャネル・トランジスタ１、２、３、４は抵抗値の大きさに応じたラッチ動作を行なうが、ラッチの時定数を微調整可能であるので、遅延時間のばらつき、素子（閾値電圧）のばらつきによるオフセットの影響によって劣化するビット・エラー・レートを改善することができる。 （もっと読む）

【課題】入力信号の論理レベルを正確に判定することが可能なレベル判定回路を提供する。
【解決手段】ＤＲＡＭ２の入力回路１４は、入力信号ＶＩの電位と参照電位ＶＲＤとの電位差を増幅する差動増幅回路２０と、差動増幅回路２０の出力信号の反転信号を出力するインバータ２６と、前サイクルの出力信号を保持するラッチ回路２９と、ラッチ回路２９の出力信号ＶＯＰに従って参照電位ＶＲＤを切換えるための抵抗素子３４，３５とを含む。したがって、前サイクルの入力信号ＶＩの論理レベルに応じて参照電位ＶＲＤを切換えるので、入力信号ＶＩの論理レベルを正確に判定することができる。 （もっと読む）

【課題】設計期間を短縮化でき、半導体集積回路内の電源ノイズおよび製品のＥＭＩ問題を軽減できること。
【解決手段】階層化されたブロック間のインターフェースを、クロックとデータを同時に送るソースシンクロナスタイプにする。受信側ブロック２２の受信器２４にメソクロナスタイプの同期化回路を構成するクロック位相検出器２７と、ＶＤＬ２８を備え、ブロック間インターフェースのデータをセットアップ／ホールド違反なしに受信し、受信側ブロック２２の内部回路に転送する。 （もっと読む）

【課題】半導体記憶装置の同期モード検出回路及び方法に関するものであり、クロックが入力されれば同期モード信号をイネーブルにし、クロックが入力されなければ同期モードをディセーブルにすることによって、同期モードと非同期モードとを区分することができる半導体記憶装置の同期モード検出回路及び方法を提供する。
【解決手段】半導体記憶装置の同期モード検出回路は、有効アドレス信号とクロックを組み合わせて基準信号を生成する第１信号組合部と、前記基準信号をラッチする第１ラッチ部と、前記第１ラッチ部の出力信号と前記クロックを組み合わせて検出パルス信号を生成する第２信号組合部と、前記有効アドレス信号のイネーブル有無に応じて前記検出パルス信号の駆動を制御する制御部と、前記制御部の制御により前記検出パルス信号を駆動する駆動部と、前記駆動部で駆動された信号をラッチし、同期モード信号を出力するラッチ部とを含む。 （もっと読む）

【課題】高速動作を可能とし、素子ばらつきに依存しない高信頼性動作を可能としている増幅器の提供。
【解決手段】一方の入力が他方の出力に接続され一方の出力が他方の入力に接続されることでフリップフロップを構成する第１及び第２のインバータを含み、インバータを構成する第１及び第２のトランジスタ対（ＭＰ１、ＭＮ１及びＭＰ２、ＭＮ２）のうち、各一方のトランジスタ（ＭＮ１、ＭＮ２）の制御端子は、第１及び第２の容量（Ｃ１、Ｃ２）を介して第１及び第２のインバータの入力（１、２）にそれぞれ接続され、リセット時には、第１及び第２のインバータの互いの入力と出力（ＯＵＴ、ＯＵＴＢ）を非接続とした状態で第１及び第２のインバータの入力には基準信号（ＶＲ）が共通に供給され、各一方のトランジスタはダイオード接続され、第１及び第２の容量には基準信号（ＶＲ）と各一方のトランジスタの制御端子との電圧差が蓄積される。 （もっと読む）

【課題】受信側で２値データの受信前にノイズマージンを拡大したり、発生するノイズの低減を図ることのできるインタフェース回路および２値データ伝送方法を実現する。
【解決手段】送信データ１０４は送信バッファ１０３から受信側に送信され、入力バッファ１１２を経て第３のフリップフロップ回路１１３に取り込まれる。検出部１０５は送信データ１０４の経時的な論理変化を検出して、基準電圧制御部１１４から出力される基準電圧調整信号１２４を変化させて２値化の適正化を図ると共に、遅延調整部１０６から出力されるクロック信号の位相を変化させてデータの取り込みを調整する。 （もっと読む）

【課題】センサ信号の伝達用搬送波の周波数が変動する場合においても、位相シフト量が変動することを防止することが可能である位相調整回路および位相調整方法を提供すること。
【解決手段】三角波変換回路２Ｇは、パルス列信号ＶＰＳＩＮを三角波ＶＣに変換する。三角波振幅制御回路３Ｇは、三角波ＶＣの振幅値と振幅基準値ＶＰＡＪとの比較を行い、両者の差分に応じた調整信号ＡＳを三角波変換回路２Ｇに対して出力する。三角波変換回路２Ｇは、調整信号ＡＳに応じて三角波ＶＣの傾きを変化させることにより、三角波ＶＣの振幅値を調整する。これによりフィードバックループが構成され、三角波ＶＣの振幅値が振幅基準値ＶＰＡＪに応じた一定値に維持される。位相シフト回路４は、元のパルス列信号ＶＰＳＩＮに対して位相がシフトされたパルス列信号である移相パルス列信号ＶＰＳＯＵＴを出力する。 （もっと読む）

【課題】高速に周波数切り換えが可能であり、且つ小型でスプリアスを低減することが可能な位相比較回路を提供する。
【解決手段】本発明の一実施形態に係る位相比較回路は、制御回路からの制御信号に基づいて、クロックを分数分周した分数分周信号を生成する分数分周器と、分数分周信号を整数分周した第１の整数分周信号を生成する第１の整数分周器と、基準クロックを整数分周した第２の整数分周信号を生成する第２の整数分周器と、切換信号に基づいて、分数分周信号と第１の整数分周信号とのいずれか一方を選択的に出力する第１の選択回路と、制御回路からの切換信号に基づいて、基準クロックと第２の整数分周信号とのいずれか一方を選択的に出力する第２の選択回路と、第１の選択回路からの出力信号と第２の選択回路からの出力信号との周波数差および位相差を表す比較信号を生成する位相比較器とを備えている。 （もっと読む）

【課題】ＵＳＢクロックやシステムクロック等を使用する半導体装置において、汎用性を向上することができる技術を提供する。
【解決手段】複数のクロック（入力クロック１、入力クロック２）を入力とし、その複数のクロックのそれぞれを入力クロック１カウンタ１１０ａ及び入力クロック２カウンタ１１０ｂで一定期間計測し、その計測結果を用いて複数のクロックのそれぞれの周波数を検出し、その検出結果に基づいて、クロックソース選択回路１０７ｂで複数のクロックのいずれかを選択し、ＰＬＬ回路２（１０８ｂ）で逓倍し、分周回路２（１０９ｂ）で分周し、ＵＳＢクロックを生成する。 （もっと読む）

【課題】信号伝送を行う回路において、大きなコモンモード電圧の除去を図る。
【解決手段】複数の信号線ＳＬ０，ＳＬ１と、該信号線に接続された容量Ｃ１１，Ｃ１２および該容量の接続を制御するスイッチＳＷ１１〜ＳＷ１６を有する容量ネットワークと、を備えたレシーバであって、前記複数の信号線が持つコモンモード電圧の成分を含む容量ノードの少なくとも１つを特定の電圧値Ｖrefに保たれたノードに接続して該信号線が持つコモンモード電圧を除去するコモンモード電圧除去手段を備えるように構成する。 （もっと読む）

【課題】基準クロックと分周クロックとの伝送路におけるチップ内ばらつきによるスキューを抑制し、タイミング収束性を改善したクロック発生回路を実現する。
【解決手段】クロック発生回路は、第１の回路１０と、第２の回路２０Ａと、第３の回路５０Ａとを備えている。第１の回路１０は、第１のクロック信号ｓ１０を生成する。第２の回路２０Ａは、前記第１のクロック信号ｓ１０を分周して、第２のクロック信号ｓ２０を生成する。第３の回路５０Ａは、前記第１及び第２のクロック信号ｓ１０，ｓ２０から、前記第２のクロック信号ｓ２０の周期を有し、かつ第１の論理レベルから第２の論理レベルへの変化のタイミングが前記第１のクロック信号ｓ１０の当該タイミングと同じである第３のクロック信号ｓ５０を生成する。 （もっと読む）

【課題】製造ばらつきの影響の小さいクロックツリーを生成するクロックツリー形成方法を提供する。
【解決手段】クロックツリー回路のＦＦ対のフリップフロップ間の経路に対して、クロックスキューがない状態でタイミング解析を行い、ホールドエラーが発生する基準値に対しての余裕度としてホールドスラック値を求めるホールドスラック計算処理２２と、クロックツリー回路の分岐点となるバッファからＦＦ対ごとのフリップフロップ入力間の経路に対して、経路の遅延の最小値、最大値を計算し記憶するバッファ遅延計算処理２３と、経路ごとにホールドスラック値と最大値から最小値を減算した結果を比較して、ホールドスラック値より大きいと判断された場合はＦＦ対をグループ化するＦＦ対集合操作処理２４と、同一グループのＦＦ対の経路ごとに、ＦＦ対が同一のバッファで駆動するようにバッファを挿入するバッファ挿入処理２５を行う。 （もっと読む）

【課題】外部入力信号用の少なくとも１つの入力と、入力信号用の少なくとも１つの出力とを有し、出力信号の値または状態が入力信号の値または状態の関数である、電子装置１を調整または設定するための方法および装置を提供する。
【解決手段】調整信号の値のためのメモリ回路９は電子装置を調整するための入力に接続される。回路１１は前記メモリ回路内に保存された前記調整値を増加／減少させる。切換回路１２は電子装置の前記入力を所定の状態に切換え、電子装置の前記出力を、前記増加／減少回路を介して、前記メモリ回路に接続する。前記増加／減少回路１１は前記信号の値を前記所定の状態に調整するように構成され、前記出力信号の前記値または状態は、所定の値または所定の状態に近づくまたは到達する。 （もっと読む）

【課題】入力信号を二値化するための二値化回路及び二値化方法に関し、ノイズに対して適切な二値化が行なえる二値化回路及び二値化方法を提供することを目的とする。
【解決手段】本発明は、入力信号を二値化する二値化回路であって、入力信号を微分し、全波整流した波形に整形する波形整形回路（１１１、１１２）と、波形整形回路（１１１、１１２）で整形された信号の最大値をホールドするホールド回路（１１３）と、ホールド回路（１１３）にホールドされた最大値に応じて閾値を生成する閾値生成回路（１１４）と、波形整形回路（１１１、１１２）で整形された信号と閾値生成回路（１１４）で生成された閾値とを比較する比較回路（１１５）と、比較回路（１１５）の比較結果に応じて入力信号を二値化した信号を生成する出力回路（１１６）とを有することを特徴とする。 （もっと読む）

【課題】シングルイベント現象が発生しにくく、シングルイベントトランジェント（ＳＥＴ）現象が発生してもそれの回路への影響を排除することができるラッチ回路及びフリップフロップ回路を提供する。
【解決手段】形成される強電界領域を狭くするために、ラッチ回路をデュアルポートインバータと、トランスミッションゲートを含まないデュアルポートクロックドインバータとから構成する。ＳＥＴ現象の影響をクロックに遅延時間を設けることにより排除するが、その遅延時間によってホールド時間が増加させられることを防止するために、一方の記憶ノードへは、その記憶ノード及び全体のラッチモードからスルーモードへの移行が遅延させられるような前縁エッジ遅延クロックが入力される。 （もっと読む）

【課題】 遅延時間以上の幅のノイズパルスが入力されたために完全にノイズが除去しきれなかった場合においても、ノイズパルスを後段へと通過させず、正規の信号パルスのみをクロック信号に同期させて出力させることができるノイズ除去回路を提供する。
【解決手段】 前記課題を解決するために、本発明によるノイズフィルタ回路は、遅延回路を用いたノイズ除去回路の後段にフリップフロップを追加する構成とし、そのフリップフロップへ入力されるクロック信号をノイズ除去回路とは別時間遅延させた正規の信号パルスとし、これに同期させる構成とした。 （もっと読む）

【課題】 伝搬ノイズや外来ノイズによる異常パルスがいかなるタイミングで発生しても、立ち上がりおよび立ち下がりを時間差無く検出し、波形を整形することを目的としている。
【解決手段】 入力信号の立ち上がり部分のマスク信号を発生する回路と、前記入力信号の立ち下がり部分のマスク信号を発生する回路と、前記入力信号の最初の立ち上がりをラッチし前記立ち下がり部分のマスク信号によりリセットされる回路と、前記入力信号の最初の立ち下がりをラッチし前期立ち上がり部分のマスク信号によりリセットされる回路を有し、前記立ち上がり部分のマスク信号と前記立ち下がり部分のマスク信号のマスク幅は整形するパルス幅と同等に設定できるようにしたパルス整形回路。 （もっと読む）

【課題】出力信号の精度を維持することが可能な高精度の周波数逓倍装置を低コストに提供する。
【解決手段】基準信号ＰＲＥＦの１周期分の時間内に生成された出力クロックＲＣＫをカウント（計時）し、そのカウント値を表すデジタルデータＤＬ１〜ＤＬ１２をラッチ（確定）し、そのデジタルデータをクリアする、という動作を基準信号ＰＲＥＦの２周期毎に繰り返す結果、基準信号ＰＲＥＦの２周期毎にラッチされたデジタルデータＤＬ１〜ＤＬ１２である周波数制御データＣＤ１〜ＣＤ１２が新たに生成される。この新たに生成される周波数制御データ[2]は、基準信号ＰＲＥＦの２周期前に生成された周波数制御データ[1]を補正したものといえる。そのため、出力クロックＲＣＫのカウント値が周波数制御データに反映され、新たな周波数制御データ[2]が生成されるまでに要する時間である補正遅延時間ｔは基準信号ＰＲＥＦの２周期分の時間になる。 （もっと読む）

【解決手段】 コンパレータは、コンパレータのラッチ素子の抵抗（Ｒ３０１、Ｒ３０２）に直列な２つの共鳴トンネルダイオード（ＲＴＤ、ＲＴＤ３０１、ＲＴＤ３０２）を用いる。２つのＲＴＤダイオード（ＲＴＤ３０１、ＲＴＤ３０２）を抵抗（Ｒ３０１、Ｒ３０２）と直列に挿入することによって、第１、第２ＲＴＤダイオードの負抵抗が、抵抗およびラッチの実効的なＲＤ時定数を減じて、コンパレータのラッチモードの間、別の設計によって実現される場合よりも高速の再生につながる。 （もっと読む）