【課題】 電源系の異なる２つの回路間で信号の授受を行う装置において外乱により発生するノイズが後段の回路に取り込まれないように効果的に除去することができるノイズ除去回路を提供する。
【解決手段】 ＡＮＤゲート２４１および２４２は、ゲート信号Ｇに応じて、前段の回路から出力される相互に逆相関係のタイミング信号を通過させ、または遮断する。ＸＯＲゲート２３０は、タイミング信号φａ１およびφｂ１のレベルが一致していないとき、これらを通過させるゲート信号Ｇを出力し、レベルが一致しているとき、これらを遮断させるゲート信号Ｇを出力する。双安定回路２５０は、ＡＮＤゲート２４１および２４２を通過したタイミング信号φａ２およびφｂ２を保持し、保持状態を示すタイミング信号φｃを後段の回路に出力する。 （もっと読む）

【課題】半導体に与えるクロック信号の一部の周波数を低減出来る回路を提供すること。
【解決手段】１組の時間インターバルを有するカウンタ信号１２２を出力するように動作するカウンタ回路１２０と、出力クロック信号１１４を発生するように動作するゲート回路１１０とを具備し、前記出力クロック信号１１４は、第１の動作モードにおいては、入力クロック信号１１２と実質的に同一であり、第２の動作モードにおいては、１組の時間インターバルのうちの少なくとも１つの時間インターバル中に、前記入力クロック信号１１２に実質的に等しくされている。 （もっと読む）

本発明の多相分周器はリングに接続された複数のダイナミックインバータを具え、リング全周上の中間ノードが交差結合ラッチで安定化されている。クロック入力パルスが各ダイナミックインバータの出力をイネーブルし、対応する状態変化をクロスラッチに生じさせる。多相出力がすべてのラッチに並列に与えられる。
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【課題】容量結合回路を利用して少ない素子数で論理回路，ＡＤ変換回路等を提供する。
【解決手段】アナログ入力が与えられる入力端子と、２値の出力が与えられるＮ（Ｎは複数）ビットの出力端子とを有するアナログ・デジタル変換回路において、一方の電極が入力端子に接続される入力容量と、入力容量の他方の電極が入力される第一のインバータと、該第一のインバータに接続される第二のインバータとを有する単位回路が、Ｎ個並列に設けられ、その単位回路の第二のインバータの出力がそれぞれの出力端子に与えられ、更に、各単位回路に対応する出力の反転出力が、それぞれ下位ビットに対応する単位回路の前記第一のインバータの入力に帰還容量を介して帰還され、最上位ビットからＭ（Ｍは整数）番目の単位回路の反転出力に対応する前記帰還容量の容量値は、帰還される単位回路の入力容量の１／２M 倍であることを特徴とするアナログ・デジタル変換回路。 （もっと読む）

【課題】チップレベルの設計に関する問題に対処し、クロストークカップリングが存在する場合でも正確な経路遅延を計算すること。
【解決手段】一実施例でのクロックツリーにてジッタを計算する方法は、クロックツリーを複数のステージに分割し、クロックツリーに関連する回路の少なくとも一部分のモデルに従って、１以上のステージのジッタを算出する。モデルは回路のジッタのソース各々の表現を含む。本方法は、クロックツリー中の経路又は経路対に関するジッタを計算するため、クロックツリー中の経路又は経路対の各ステージのジッタを互いに統計的に合成するステップを含む。一実施例では、ジッタを効率的に計算し且つクロックスキューゼロを達成するため、モデルは回路の対称的なクロックツリーを合成し、そのツリーでは区六浮くツリーのルートからクロックツリーのシンクに至る全てのパス中の関連するステージは、近似的に電気的に互いに等価な性質を示す。 （もっと読む）

【課題】容量結合回路を利用して少ない素子数で論理回路，ＡＤ変換回路等を提供する。
【解決手段】アナログ入力が与えられる入力端子と、２値の出力が与えられるＮ（Ｎは複数）ビットの出力端子とを有するアナログ・デジタル変換回路において、一方の電極が入力端子に接続される入力容量と、入力容量の他方の電極が入力される第一のインバータと、該第一のインバータに接続される第二のインバータとを有する単位回路が、Ｎ個並列に設けられ、その単位回路の第二のインバータの出力がそれぞれの出力端子に与えられ、更に、各単位回路に対応する出力の反転出力が、それぞれ下位ビットに対応する単位回路の前記第一のインバータの入力に帰還容量を介して帰還され、最上位ビットからＭ（Ｍは整数）番目の単位回路の反転出力に対応する前記帰還容量の容量値は、帰還される単位回路の入力容量の１／２M 倍であることを特徴とするアナログ・デジタル変換回路。 （もっと読む）

回路装置(100)、特にサブクロックまたはサブピクセルの正確な位相測定及び位相発生用の位相ロックループ、並びにこれに対応する方法を、クロック乗算器位相ロックループを時間−ディジタル変換器の後方に設けず、アナログ遅延線も信号除算器ユニットも、ディジタルランプ発振器または離散時間発振器とディジタル−時間変換器との間に設けず、ディジタル環境におけるノイズ及び接地バウンスの影響を受け易いアナログ回路がより少ない方法でさらに発展させるために、少なくとも１つの位相測定ユニット(10)；少なくとも１つの位相検出器ユニット(30)の少なくとも１つの出力信号(delta_phi)を供給される少なくとも１つのループフィルタユニット(40, 40’)；ループフィルタユニット(40, 40’)少なくとも１つの出力信号、特に少なくとも１つの増分(inc)を供給される少なくとも１つのディジタルランプ発振器ユニットまたは離散時間発振器ユニット(50, 50’)を設け、ディジタルランプ発振器ユニットまたは離散時間発振器ユニット(50, 50’)の少なくとも１つのレジスタユニット(54, 54’)の状態信号(dto_status)は位相検出器ユニット(30)に入力信号として供給され、さらに、少なくとも１つのディジタルランプ発振器ユニットまたは離散時間発振器ユニット(50, 50’)の少なくとも１つの出力信号(dto_co)を供給されて少なくとも１つの出力信号(ho1, ho2)発生する少なくとも１つのディジタル−時間変換器ユニット(60, 62, 60’, 62’)を設けることを提案する。
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線形位相検出器は、クロック抽出器およびデータ再生器内で使用するために、第１および第２クロック信号（ＣＬＫＯＯ，ＣＬＫ９０）を受信して第１および第２制御信号（ＵＰ，ＤＯＷＮ）を生成する回路（１，２）を備え、これらの回路は、入力および出力との間の長い経路の長さと多くの動作により大きな遅延を有する（洞察）。これらは、それぞれの回路（１，２）に２つの並列のラッチ（１０，１１，２０，２１）と、これらのラッチの出力信号を多重送信するマルチプレクサ（１２，２２）を与えることにより、より速くさせることが可能である（基本概念）。データ信号は第１回路（１）に供給され、第１回路出力信号は第２回路（２）に供給される。それぞれがまた２つのラッチとマルチプレクサを備える第３および第４回路（３，４）を導入することにより、高速線形位相検出器は、多数のトランジスタから独立した、データ信号におけるゲインを有するように構成されており、これは長所である。それぞれの回路（１，２，３，４）の論理回路（１３，２３）は、加算器／減算器（５）に結合される。
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第１および第２（位相）制御信号（ＵＰ、ＤＯＷＮ）を生成するために基準信号（ＲＥＦ）および第１および第２クロック信号（ＣＬＫ−Ｑ、ＣＬＫ−Ｉ）を受信する回路を備える乗算器回路、復調器および受信機用の線形位相検出器は、長い経路長および入力と出力との間の多くの動作のために大きな遅延を有する（洞察）。各回路（１、２）に２個の並列ラッチ（１０、１１、２０、２１）およびラッチ出力信号を多重化するための多重化装置（１２、２２）を備えることによって、線形位相検出器をより高速にすることができる（基本概念）。前記多重化装置は、周波数検出器に供給されるべき（周波数制御）信号を生成し、第３回路（３）が前記（位相）制御信号（ＵＰ、ＤＯＷＮ）のうちの少なくとも１つを生成している。前記第３回路（３）は、前記第１（位相）制御信号（ＵＰ）を生成するラッチ（３０）を備え、第２回路（２）のラッチの１つ（２０）が第２（位相）制御信号（ＤＯＷＮ）を生成している。または、前記第３回路（３）は、４個のＥＸＯＲゲート（３１〜３４）を備える論理回路（３１〜３４）を備える。第５ＥＸＯＲゲート（３５）が、第３回路（３）を平衡させるために使用される。
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【課題】応答速度の速いコンパレータ回路を提供する。
【解決手段】 差動増幅回路とラッチ回路からなり、等化（イコライズ）トランジスタを有するコンパレータ回路において、イコライズトランジスタに入力される制御信号のＨｉｇｈレベルの電位をクロック信号のＨｉｇｈレベルの電位よりも低下したものとする。増幅・ラッチ停止時から増幅・ラッチ活性時に移行するときにイコライズトランジスタから発生するスイッチングノイズが低減されるので、出力端子からＨｉｇｈ／Ｌｏｗ信号がすばやく出力される。 （もっと読む）

【課題】 外部信号を用いずにクロック信号のデューティを正確に測定する。
【解決手段】 半導体装置２０には、第１の回路ブロック１、第２の回路ブロック２、ＰＬＬ部３、第１のデューティ測定回路４ａ及び４ｂ、第２のデューティ測定回路５ａ及び５ｂ、セレクタ６、及びＩ／Ｏレジスタ７が設けられている。第１の回路ブロック１に隣接して設けられた第１のデューティ測定回路４ａは、第１の回路ブロック１に入力されるＰＬＬ信号の“Ｈｉｇｈ”レベル期間（ＴＨ）を測定する。第１の回路ブロック１に隣接して設けられた第２のデューティ測定回路５ａは、第１の回路ブロック１に入力されるＰＬＬ信号の“Ｌｏｗ”レベル期間（ＴＬ）を測定する。測定されたＰＬＬ信号の“Ｈｉｇｈ”レベル期間（ＴＨ）及びＰＬＬ信号の“Ｌｏｗ”レベル期間（ＴＬ）から、第１の回路ブロック１に入力されるＰＬＬ信号のデューティを高精度に算出できる。 （もっと読む）

【課題】動作条件の変化による遅延時間を検出し、この遅延時間を一定範囲内に入るように調節可能な遅延調節回路が開示される。
【解決手段】遅延調節回路は、遅延検出回路、第１パルス発生器、カウンタ制御回路、及びｎビットカウンタを備える。遅延検出回路は、出力信号に応答して入力信号を第１時間遅延させ、入力信号と遅延した入力信号とを互いに比較し、第１信号を発生させる。第１パルス発生器は、入力信号に応答して第２信号を発生させる。カウンタ制御回路は、第１信号と第２信号とに応答してカウントアップ信号とカウントダウン信号とを発生させる。ｎビットカウンタは、カウントアップ信号とカウントダウン信号に応答して第１時間を２^ｎ（ｎは自然数）区間に分けるためのデジタル出力信号を発生させる。従って、遅延調節回路は、半導体製造工程、温度、電圧などの条件が変化しても遅延時間を一定範囲内に入るように調節することができる。 （もっと読む）

【課題】サンプリングホールド回路のサンプリングタイミングとのスキュー差が極めて少ない比較器を有してなるＡ／Ｄ変換器を提供する。
【解決手段】サンプルホールド回路のサンプルホールドに用いられるスイッチ素子と同等の機能を有する２つのスイッチ素子１１，１２がＡ／Ｄ変換器を構成する比較器において用いられており、サンプルホールドに用いられるスイッチ素子と同一のクロック信号で駆動されることで、比較器のラッチングタイミングとサンプリングタイミングとのスキュー差を極めて小さくでき、信頼性の高いＡ／Ｄ変換器が提供される。 （もっと読む）

【課題】回路構成が単純で、廉価な部品のみにより構成される、簡易的な絶縁型電圧検出回路を提供する。
【解決手段】レジスタ１に設定されたデータに比例したパルス幅の第１のＰＷＭ信号を出力するパルス幅変調回路２と、その出力を絶縁して第２のＰＷＭ信号として出力する第１の絶縁手段３と、第２のＰＷＭ信号をアナログ電圧信号ａに変換する変換回路４と、アナログ電圧信号ａと検出対象であるアナログ電圧信号ｂを比較し、２つの極性をもつ比較信号を出力する比較器５と、その比較信号を絶縁して２つの極性を有する第２の比較信号ｃとして出力する第２の絶縁手段６とを備え、第２の絶縁手段６から出力される第２の比較信号ｃの結果を所定の周期で検出し、アナログ電圧信号ａと検出対象であるアナログ電圧信号ｂが等しくなるように、レジスタ１に設定するデータをＣＰＵ７により増減させるようにした絶縁型電圧検出回路。 （もっと読む）

【課題】画像転送インターフェースにおける画像データとクロック信号との同期を実用状態と同じ条件で簡単に評価できると共に、表示装置側の位相調整にも利用可能な画像転送調整アダプタを提供することを目的とする。
【解決手段】ビデオコントローラと表示装置との間を接続するコネクタにクロック信号を遅延させる遅延器を設け、遅延器の遅延量を外部から可変可能にすることで、画像データとクロック信号との位相調整を行い、表示装置側で受信される画像データ信号のセットアップ時間及びホールド時間を確保出来るようにした。 （もっと読む）

【課題】半導体集積回路装置の制御対象回路に与える制御信号が製造プロセスや電源電圧、周囲温度などの変動によって変動するのを抑制すること。
【解決手段】外部クロックｅｘｔＣＬＫに基づき基準信号ａｃｔＣＬＫを生成する中央制御回路２側に、遅延値を制御するディジタル値ＤＣＴＲＬ［ｎ：０］からなる遅延制御信号を生成する遅延制御回路６を設け、中央制御回路２からローカル制御回路３に対して基準信号と遅延制御信号とを供給する。ローカル制御回路３に設けた可変遅延回路７は、遅延値がディジタル値で制御される単位遅延回路を多段に接続して構成され、メモリセルアレイ１に供給する各種の制御信号を、前記基準信号を前記遅延制御信号のディジタル値が示す所定の遅延値だけ遅延したタイミングで生成する。 （もっと読む）

【課題】
消費電力がより少ない電圧比較回路を提供する。
【解決手段】
入力端子ＩＮ１がゲートに接続されるＦＥＴＱ１と、入力端子ＩＮ２がゲートに接続されるＦＥＴＱ２と、双安定回路と、ＡＮＤ回路Ｇと、ＦＥＴＱ１１を備える。双安定回路は、比較のストローブ信号となるパルス信号φが供給され、パルス信号φがローレベルにある時に出力端子ＯＵＴ１、ＯＵＴ２の論理値がハイレベルとなり、ＡＮＤ回路Ｇの出力がハイとなってＦＥＴＱ１１をオンとする。パルス信号φがローレベルからハイレベルに変化した時に、入力電圧の比較がなされ、ＦＥＴＱ１、Ｑ２のドレイン電流の大小関係に対応して出力端子ＯＵＴ１、ＯＵＴ２の一方がローレベルに変化してＡＮＤ回路Ｇの出力がローレベルとなってＦＥＴＱ１１をオフとする。比較動作を行う短い期間にのみＦＥＴＱ１、Ｑ２のソース電流が流れるので低消費電力化が実現される。 （もっと読む）

ＰＬＬの位相比較利得検出回路において、データ信号ＤＡとクロック信号ＣＬとの間の位相を比較すると共に、データ信号ＤＡとクロック信号ＣＬを所定の遅延量だけ遅延したクロック信号ＣＬ’との間の位相を比較し、それぞれの位相比較結果どうしの差と上記所定の遅延量とに基づいて位相比較利得を検出する位相比較利得検出回路。
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【課題】 エッジトリガで動作するレジスタ回路に簡単なハードウェアを付加してノイズ等の影響によるレジスタへの誤書き込み防止をはかる。
【解決手段】 書き込み制御回路が、レジスタ回路１に対する新しいデータの書き込み時、レジスタ回路１に記憶されたデータを読み出し、先にラッチ回路３に保持されたデータと一致検出回路２で一致が検出されたときのみその書き込みを許可して、狭パルス状のノイズに対するプロテクトを行う。 （もっと読む）

本発明は、信号用の入力手段と、ポイント間に所定の位相差をもつ複数のポイントで信号にアクセスするための手段とを備える、パルス列である信号のパルス周波数を逓倍するためのデバイスを開示する。このデバイスは、アクセスされた信号ペアを結合するための第１のレベルにある手段を更に備え、すべての結合されるペア内で同一の位相距離があり、各第１のレベルの結合手段からの出力はパルス列である。このデバイスは、第１のレベルからのパルス列を結合するための第２のレベルにある結合手段を更に備え、第１のレベルにある結合手段は、出力パルス列中のパルスが、結合されるアクセスされた信号ペア中の第１の信号の立上り側腹部に常に一致する立上り側腹部と、前記ペア中の第２の信号の立下り側腹部に常に一致する立下り側腹部とを有する手段である。
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