論理回路(14)とストレージ素子(12)とを備える連鎖状の処理素子(10a,10,10b)が与えられる。連鎖における末端の処理素子(10b)を除くすべてのストレージ素子(12)は、連鎖における次の処理素子(10a,10,10b)の論理回路(14)に結合される１つ又は複数の出力を持つ。タイミング回路(16)は、処理素子(10a,10,10b)の個別の１つにおいてストレージ素子(12)が論理回路(14)からデータをロードする個別のローディングの時間点を制御する。データは、連鎖において連続的に互いに先行する処理素子(10a,10,10b)で連続的に遅れてロードされる。末端の処理素子(10b)における連続的なローディングの時間点間の時間間隔は、末端の処理素子(10)以外のすべての処理素子(10a,10)をロードするローディングの時間点を含む。
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複数のブロック３１、３２により構成され、各ブロック３１、３２が独立したクロック回路４１、４２を有し、可変電源１０１により動作する多電源半導体装置において、クロック生成回路１０から複数のブロック３２に供給されるクロック信号に、可変電源１０１の電圧値に基づいて遅延量が変化する可変遅延回路２０を設ける。このことにより、可変電源１０１の電源電圧を変化させた場合でも、ブロック間のクロックスキューが低減される。 （もっと読む）

テクノロジの縮尺度のために、オンチップ相互接続は幅が狭くなってきており、このような相互接続の高さは、幅に線形に比例しない。これにより、隣接配線とのカップリング容量が増加し、クロストークが高くなる。それはまた、配線の受信側におけるＲＣ応答の不十分さに起因する性能の不十分さに繋がり、非常にノイズの多い環境では、故障の原因になることさえある。受信機スイッチング閾値がバスラインにおいて検出されたノイズに応じて調整される適応閾値構成が提案される。これらのノイズレベルは、フロントエンド処理（トランジスタ性能）とバックエンド処理（金属抵抗、容量、幅及びスペーシング）の両方に依存する。従って、回路は、プロセス変動を自動的に補償する。
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