【課題】差動回路の特性を損なうことなく、高速に信頼性の高いラッチ出力を行うラッチト・コンパレータを提供する。
【解決手段】ラッチト・コンパレータ（１）は、ドレイン・ソース間が、第１の電流経路上の第１のＭＯＳトランジスタ（Ｑ１）と第３のＭＯＳトランジスタ（Ｑ３）との間の第１のノード（Ｎ１）と、第２の電流経路上の第２のＭＯＳトランジスタ（Ｑ２）と第５のＭＯＳトランジスタ（Ｑ４）との間の第２のノード（Ｎ２）との間に接続されているとともに、ゲートが第１のＣＭＯＳインバータの出力に接続された、第７のＭＯＳトランジスタ（ＱＮ３）と、ドレイン・ソース間が第１のノード（Ｎ１）と第２のノード（Ｎ２）との間に接続されているとともに、ゲートが第２のＣＭＯＳインバータの出力に接続された、第８のＭＯＳトランジスタ（ＱＮ４）と、の少なくとも一方をさらに備えている。 （もっと読む）

【課題】不揮発性メモリを備えた半導体装置において、高速動作の場合と低速動作の場合とに切替え可能にするとともに、低速動作時の消費電力を従来よりも削減する。
【解決手段】半導体装置１において、クロック生成回路４０は、高周波モード時には低周波モード時よりも周波数の高いクロックを生成する。中央処理装置２０は、データバス１１を介して不揮発性メモリ１０から読み出された読出データを取得する。クロック遅延部５０Ａは、縦続接続された複数段のバッファ５５を介した第１の経路５１と複数段のバッファ５５を迂回した第２の経路５２とを含む。クロック遅延部５０Ａは、高周波モード時には、クロック生成回路４０からのクロックを第１の経路５１を介して中央処理装置２０に供給し、低周波モード時には、クロック生成回路４０からのクロックを第２の経路５２を介して中央処理装置２０に供給する。 （もっと読む）

【課題】コンパレータ回路において、従来技術に比較して高速で消費電力を低下させる。
【解決手段】入力される２つの入力電圧に応じて、第１及び第２のＭＯＳトランジスタからなる入力差動対のいずれか１つのＭＯＳトランジスタにおいて、当該１つのＭＯＳトランジスタとスイッチトランジスタとを含むループにより適応バイアス電流を発生する入力差動対及び適応バイアス電流発生回路と、上記適応バイアス電流に対応する電流を検出してラッチ論理を変化させた後、上記スイッチトランジスタをオンからオフに切り換えることにより上記適応バイアス電流を遮断するラッチ回路とを備える。 （もっと読む）

【課題】動作電圧に対して入力電圧範囲を拡大し、低消費電力化を図ること。
【解決手段】比較回路１０の電圧制御部１２は、キャパシタＣ１１の第１端子に、クロック信号ＣＫに応答して高電位電圧ＡＶＤと低電位電圧（グランドＧＮＤ）を供給する。キャパシタＣ１１の第２端子に接続されたトランジスタＴ２３は、反転クロック信号ＸＣＫに応答してオンオフする。入力トランジスタＴ１１，Ｔ１２のしきい値電圧と等しく設定されたトランジスタＴ２３は、グランドＧＮＤの電圧とノードＮ２１の電圧に応じて反転状態となり、比較部１１に供給する制御電圧ＶＣＭ（ノードＮ２１の電圧）をグランドＧＮＤからトランジスタＴ２３のしきい値電圧低い電圧に安定させる。 （もっと読む）

【課題】孤立パルスを確実に検出してデータ判定を実行できるデータ復元回路を提供する。
【解決手段】データ復元回路は、デジタルデータの列のうち２つの連続するデジタルデータを用いて、内挿により第１のデータ切り替わり点の位置を算出すると共に、外挿により第２のデータ切り替わり点の位置を算出する位相検出器と、第１のデータ切り替わり点の平均位置と瞬時位置とに基づいてデジタルデータの列からデータ判定値の列を抽出するデータ判定部と、２つの連続するデジタルデータに挟まれた時間軸上の区間の内に、直前の２つの連続するデジタルデータの外挿直線及び直後の２つの連続するデジタルデータの外挿直線からそれぞれ求めた２つの第２のデータ切り替わり点が位置し且つ２つの外挿直線の傾きの符号が互いに異なる場合、データ判定値の列の当該区間に対応するデータ判定値を、外挿により推定されるデータ値で置き換えるデータ選択部を含むことを特徴とする。 （もっと読む）

【課題】前段の光受信装置のスケルチ機能の有無に関係なく汎用的に使用可能なＣＤＲ回路を提供する。
【解決手段】ＣＤＲ回路は、入力データ１に同期した再生クロック２を出力するＧ−ＶＣＯ１４と、入力データ１の識別再生を再生クロック２に基づいて行うフリップフロップ回路１２と、Ｇ−ＶＣＯ１４と同一周波数のクロックを出力するサブＶＣＯ１５と、再生クロック２とサブＶＣＯ１５の出力クロック４のいずれかを選択する選択回路１７と、選択回路１７の出力クロック８と参照クロック６とを周波数比較しその周波数差に応じた周波数制御信号５を出力する周波数比較器１６とを備える。選択回路１７は、少なくとも入力データ１が無信号である期間においてサブＶＣＯ１５の出力クロック４を選択し、残りの期間において再生クロック２を選択する。 （もっと読む）

【課題】クロック信号の立ち下がりエッジで発生する消費電力を低減することができる半導体集積回路を提供することである。
【解決手段】実施の形態の半導体集積回路は、クロック信号生成部と、クロック波形整形部と、複数の機能ブロックとを有する。クロック信号生成部は、所定の周波数のクロック信号を生成する。クロック波形整形部は、クロック信号生成部で生成されたクロック信号と立ち上がりエッジの位相が同一で、かつ立ち下がりエッジの位相が異なる複数のクロック信号を生成する。複数の機能ブロックは、それぞれがクロック波形整形部で生成された複数のクロック信号のいずれかで動作する複数のフリップフロップを有する。 （もっと読む）

【課題】従来の半導体装置では、クロックツリーにおける消費電流を削減しながら、同期回路間の同期動作を行うことが難しかった。
【解決手段】本発明にかかる半導体装置は、動作クロック信号ＣＬＫに応じて第１のクロック信号を出力し、第１の応答時間で第１のクロック信号のエッジを変化させる第１のクロックバッファ（ＶＣＢ１１〜ＶＣＢ１４のうちの一つ）と、動作クロック信号ＣＬＫに応じて第２のクロック信号を出力し、第２の応答時間で第２のクロック信号のエッジを変化させる第２のクロックバッファ（ＶＣＢ１１〜ＶＣＢ１４のうちの他の一つ）と、第１のクロック信号に同期して動作し、第１の電圧レベルを閾値電圧とする第１の論理回路と、第２のクロック信号に同期して動作し、第２の電圧レベルを閾値電圧とする第２の論理回路と、を有し、第１、第２の論理回路は、動作クロック信号に応じて一のタイミングで動作する。 （もっと読む）

【課題】小さな回路規模により広帯域のクロック信号に対応できるクロックバッファ回路を提供すること。
【解決手段】本発明の一態様であるクロックバッファ回路１００は、ドライバ部１１及びＬＣタンク部２１を有する。ドライバ部１１は、クロック入力ＩＮ及びＩＮＢからの入力クロック信号の少なくとも正転出力を、それぞれクロック出力ＯＵＴ及びＯＵＴＢへ出力する。ＬＣタンク部は、ドライバ部１１とクロック出力ＯＵＴ及びＯＵＴＢとの間に配置される。ドライバ部１１は、入力クロック信号の周波数に対応した制御信号に応じて、ドライバ部１１の入力と出力とを短絡させるスイッチＳＷ１及びＳＷ２を有する。 （もっと読む）

【課題】長短のパルス幅が混在するデータ信号の周波数を判定することができる技術を提供する。
【解決手段】複数の周波数の異なるデータ信号から周波数を判定する周波数判定回路２０１において、複数の周波数の異なるデータ信号を取り込み、所定のパルス幅よりも短いパルス幅の信号のカウント数に基づいて周波数を判定する回路を有する。例えば、所定のパルス幅よりも短いパルス幅の信号を検出し、その検出した信号のパルス数をカウントする。予めパルスのカウント数と周波数の対応付けをしておくことで、カウント数に基づいて周波数を判定することができる。 （もっと読む）

【課題】クロック伝送回路３の電流消費量の増大を抑えつつ、リードデータのジッタを軽減する。
【解決手段】半導体装置１０は、アクティブ期間内に内部クロック信号ＬＣＬＫよりも周期の長い長周期クロック信号を供給し、アクティブ期間に続くリード期間内に内部クロック信号ＬＣＬＫを供給するクロック出力制御回路７３と、クロック出力制御回路７３から出力された内部クロック信号ＬＣＬＫ及び長周期クロック信号を伝送するクロック伝送回路３と、データ入出力端子１４と、クロック伝送回路３によって伝送された内部クロック信号ＬＣＬＫに同期して、データ入出力端子１４にリードデータを出力する入出力回路６４とを備える。 （もっと読む）

【課題】高速量子化器および最適化された時間遅延を提供する。
【解決手段】高速量子化器コンパレータの装置と方法は、３部を含む：プリアンプ部、再生ラッチ部、およびデータラッチ部。時間遅延は、再生ラッチ出力の最初の電圧を変えることによって減少される。電流源はコンパレータの底部に提供され、時間遅延最適化を可能にする。ＰＭＯＳ同等化スイッチが停止されたとき、クロック信号をフィードスルーにし、出力に電荷の注入を提供する。これらの電荷によって、コンパレータの時間遅延が可変となる。リセット時間が比較時間より長いために、非常に低い電流が出力電圧を決定する。 （もっと読む）

【課題】測定精度および分解能を向上させることができる時間デジタル変換器、時間デジタル変換方法及びガンマ線検出システムを提供すること。
【解決手段】時間デジタル変換器は、開始信号と停止信号との間の遅延時間に対応する第１の値を生成する第１遅延列回路を備える。時間デジタル変換器は、また、遅延開始信号と停止信号との間の遅延時間に対応する第２の値を生成する少なくとも一つの第２遅延列回路を備える。少なくとも一つの遅延素子は開始信号に所定の遅延を与えることにより遅延開始信号を生成し、合成回路は、第１の値および第２の値に基づく出力値を生成する。実施形態に係る時間デジタル変換器では、出力値は開始信号と停止信号との間の遅延時間に対応する。 （もっと読む）

【課題】位相雑音特性の劣化を回避し消費電力を低減するデジタルＰＬＬ周波数シンセサイザを提供する。
【解決手段】デジタルＰＬＬ周波数シンセサイザ１０１において、ロック検出後に第１の発振信号位相情報から、前回の発振信号位相情報と位相差εとから推定部２０にて推定した第２の発振信号位相情報に切り替えることにより、通常状態（ロック状態）において誤差を持つ危険を抱えた第１の発振信号位相情報を使用せず、また、従来のリクロックのための高速動作するラッチ回路も不要とする。これにより、位相雑音特性の劣化を回避しつつ、従来に比べて消費電力を低減する。 （もっと読む）

【課題】消費電流を低減しつつ、回路面積の縮小を図ることが可能なスケルチ回路を提供する。
【解決手段】差動入力される差動入力信号と閾値とを比較して、スケルチ信号を出力するスケルチ回路は、差動入力信号が入力され、前記差動入力信号と前記閾値とを比較して得られた第１のデジタル信号を出力する第１のコンパレータ回路を有する。また、デジタル回路で構成され、前記第１のコンパレータ回路の出力を平滑化し前記スケルチ信号として出力するデジタル平滑化回路を有する。また、第１のコンパレータ回路は、第１のクロック信号により動作が制御され、前記差動入力信号と前記閾値とを比較して得られた第１の差動比較信号を出力する第１のクロックト・コンパレータと第１の差動比較信号が入力され、前記第１の差動比較信号の論理を保持して前記第１のデジタル信号として出力する第１のデータ保持回路を有する。 （もっと読む）

【課題】従来のコンパレータは、入力オフセット電圧を高精度に調整することができなかった。
【解決手段】本発明のダイナミック増幅器は、差動対を構成するトランジスタＭＮ１、ＭＮ２と、イネーブル状態のリセット制御信号ＣＬＫに応じてトランジスタＭＮ１、ＭＮ２のドレインの電圧を第１の電圧とするのリセットトランジスタＭＰ５、ＭＰ６と、ディスイネーブル状態のリセット制御信号に応じて前記差動対の動作電流を生成する電流源と、トランジスタＭＮ１、ＭＮ２のソース間に設けられる抵抗１０、１１と、トランジスタＭＮ１のソースとトランジスタＭＮ２のソースとの少なくとも一方に接続される容量２０、２１と、を有し、抵抗１０、１１の抵抗値及び容量２０、２１の容量値の少なくとも一方は、オフセット調整信号ＦＬ、ＦＲに基づき変更される。 （もっと読む）

【課題】位相同期した出力信号及びその反転信号を生成・出力できる分周回路の実現。
【解決手段】分周回路１は、クロック信号生成部１０と、分周信号生成部２０と、出力信号生成部３０とから構成される。出力信号生成部３０からは、共通のクロック信号ＣＬＯＣＫによって動作／不動作が切り替えられるクロックドインバーターＸ１５，Ｘ１９によって、位相がほぼ完全に一致した出力信号ＯＵＴ，ＸＯＵＴが生成・出力される。 （もっと読む）

【課題】メモリ等の入力対象に入力される信号の誤判定を行うのに好適な誤り検出回路を提供する。
【解決手段】集積回路１を、誤り検出回路２Ａ〜２Ｃとメモリ回路３とを含み、誤り検出回路２Ａ〜２Ｃを、クロック信号ＣＫの立ち上がりエッジにおいて入力信号ＩＮ０〜ＩＮｎの状態を保持し、保持した状態を示す第１信号ＩＮ＿Ａ０〜ＩＮ＿Ａｎを出力するラッチ回路２１Ａ０〜２１Ａｎと、クロック信号ＣＫを遅延時間ｔ１だけ遅延させる遅延回路２０Ａと、遅延クロック信号ＣＫ＿Ａの立ち上がりエッジにおいて入力信号ＩＮ０〜ＩＮｎの状態を保持し、保持した状態を示す第２信号ＩＮ＿Ｂ０〜ＩＮ＿Ｂｎを出力するラッチ回路２１Ｂ０〜２１Ｂｎと、第１信号ＩＮ＿Ａ０〜ＩＮ＿Ａｎと第２信号ＩＮ＿Ｂ０〜ＩＮ＿Ｂｎとが一致しているか否かを比較判定し、判定結果を示す第３信号ＣＯＭＰ０〜ＣＯＭＰｎを出力する比較回路２４＿０〜２４＿ｎとを含む構成とした。 （もっと読む）

【課題】分周クロック信号とクロック信号との位相関係を適応的に制御可能な集積回路を提供する。
【解決手段】集積回路は、第１のクロック信号を分周して第２のクロック信号を生成する分周回路と、第１のクロック信号が伝搬する第１の信号伝搬経路と、第２のクロック信号が伝搬する第２の信号伝搬経路と、第１の信号伝搬経路を伝搬後の第１のクロック信号に第２の信号伝搬経路を伝搬後の第２のクロック信号を少なくとも２回掛け合わせることにより出力信号を生成するミキサ回路と、ミキサ回路の出力信号の直流成分を検出する直流検出回路と、直流検出回路が検出した直流成分に応じて第１の信号伝搬経路及び第２の信号伝搬経路の少なくとも一方の伝搬遅延量を制御する制御回路とを含む。 （もっと読む）

【課題】
位相ノイズが少ない多相クロック生成回路を提供する。
【解決手段】
多相クロック生成回路は，基準クロックを生成する基準クロック生成器と，リング状に接続された複数の遅延回路を有し，前記複数の遅延回路がそれぞれ位相がずれた出力クロックを出力する多相クロック発振器と，前記複数の遅延回路のいずれかの出力端子に前記基準クロックを供給する基準クロック注入回路とを有する。多相クロック発振器のクロックの位相ノイズを低減し周波数変動が抑制できる。 （もっと読む）