信号較正方式において、一連の複数の信号の間で所望の位相関係が維持される。たとえば、いくつかの態様では、高速度の基準クロック信号から発生したクロックツリーの所望の位相を、低速度の基準クロック信号と、クロックツリーの様々な位相に関連付けられた低速度のクロック信号との間の位相差を検出することにより、維持することが可能である。いくつかの態様では、クロックツリーの使用中に発生するフレーミングオフセットを検出することにより、クロックツリーの所望の位相を維持することが可能である。 （もっと読む）

【課題】ＦＭ信号に含まれるノイズを適切に低減する。
【解決手段】処理対象となるＦＭ信号の復調前の信号の振幅と閾値とを比較してＦＭ信号の欠落を検出する検出回路１０２と、ＦＭ信号の復調後の信号に基づいて閾値を設定する閾値設定回路１０４と、を備えるＦＭ信号のノイズ検出回路とする。 （もっと読む）

【課題】デジタルデバイスに入力される周期的パルス信号の一周期にわたってノイズパルスを除去することができるノイズ除去回路および方法を提供する。
【解決手段】周期的パルス信号からノイズパルスを除去するノイズ除去回路は、固定高レベルを入力とし、周期的パルス信号ａおよびリセット信号ｄに従って高レベルと低レベルとの間で回路出力を変化させるフリップフロップ回路１０と、周期的パルス信号ａのレベルが変化してから一周期内で次にレベル変化するまでは固定高レベルの入力により、それ以後はリセット信号ｄによりフリップフロップ回路の出力を固定するリセット制御部２０と、を有する。 （もっと読む）

【課題】 １／Ｎレート構成に対応可能な高精度な位相比較回路を得る。
【解決手段】それぞれ、Ｎ相クロック信号ＣＬＫの各クロック信号を、受信データ信号ＤＩＮの立ち上がりに同期してトラックホールドするＮ個のトラックホールド回路を備える。これらのＮ個のトラックホールド回路の出力から、受信データ信号ＤＩＮの立ち上がりエッジが、クロック信号ＣＬＫの立ち上がりエッジに位置しているクロック信号をトラックホールドしているもののみをセレクタで選択して、位相差信号として出力する。 （もっと読む）

【課題】Ｄ−ＦＦの内部遅延が無視できない高速動作時において位相比較回路の低消費電力化を実現する。
【解決手段】マスタースレーブマスター型Ｄ−ＦＦ１１は、第１のＭ−ＦＦ１１−１，Ｓ−ＦＦ１１−２および第２のＭ−ＦＦ１１−３が縦続接続され、入力ＮＲＺデータ信号をクロック信号に応答して識別し、Ｓ−ＦＦおよび第２のＭ−ＦＦから出力する。遅延回路４は、入力ＮＲＺデータ信号をＳ−ＦＦと同じ時間だけ遅延させる。第１のＥＸＯＲ回路７は遅延回路の出力とＳ−ＦＦの出力の排他的論理和演算を行ない、第２のＥＸＯＲ８はＳ−ＦＦの出力と第２のＭ−ＦＦの出力の排他的論理和演算を行なう。加算器９は第１のＥＸＯＲ回路の出力と第２のＥＸＯＲの反転出力を加算する。 （もっと読む）

【課題】設計工数の増大を防止するために、簡単な回路構成で故障検出を可能にしたクロックゲーティング回路及びマクロセルを提供すること。
【解決手段】本発明に係るクロックゲーティング回路は、入力したクロック信号ＣＬＫ１２に対応するゲーテッドクロック信号ＧＣＬＫ１３の出力をクロックイネーブル信号ＣＥＮ１０に応じて制御するクロックゲーティング回路である。また、ＣＥＮ１０の信号値をクロック信号ＣＬＫ１２に同期してラッチするラッチ５を有する。そして、ＣＬＫ１２を入力し、ラッチ５の出力信号に応じて、ＧＣＬＫ１３の出力を制御するＡＮＤ４を有する。さらに、ラッチ５の出力信号の信号値をクロック信号ＣＬＫ１２に同期してラッチし、ラッチした値を出力するラッチ６を備えることを特徴としている。それにより、簡単な回路構成でスキャン試験を実行することができる。 （もっと読む）

【課題】クロック信号の位相、デューティー比等の変動に対し耐性の強い、小型の半導体集積回路を提供する。
【解決手段】複数配設される回路部と、クロック信号の立ち上がりエッジから前記クロック信号を逓倍した周期の第１信号を生成する第１カウンタと、前記クロック信号の立ち下がりエッジから前記クロック信号を逓倍した周期の第２信号を生成する第２カウンタと、前記第１信号が転送される第１ラインと、前記第２信号が転送される第２ラインと、前記第１ライン及び前記第２ラインと接続され前記第１信号と前記第２信号との位相差から第３信号を生成し前記回路部に前記第３信号を出力する位相比較器と、を備え、前記位相比較器は、前記第１ライン及び前記第２ライン上に配設され且つ前記第１ライン及び前記第２ラインの末端と前記回路部との間に複数配設される。 （もっと読む）

【課題】周期信号の周期を測定することなくジッタ量をディジタル出力すること。
【解決手段】本発明に係るジッタ測定回路１０は、入力される被測定信号５を当該被測定信号のエッジから所定の時間単位である第１の時間で遅延させることによりエッジ間パルス信号６を生成するエッジ間パルス生成部１と、エッジ間パルス信号６を、所定の時間単位である第２の時間を整数倍した値により除算し、該除算演算による剰余結果を剰余結果信号Ｍとして出力するパルス幅剰余分割部２と、剰余結果信号Ｍの値が最小となる場合の整数の値を、エッジ間パルス信号６のサイクルジッタ値信号Ｄとして出力するワンホットステート部４と、を有する。 （もっと読む）

【課題】デジタル位相検出器の時間分解能をデジタル制御し、回路規模・消費電力を低減する。
【解決手段】信号Ｓ１が入力される直列に接続された第１の遅延素子１０１１〜１０１Ｎと、信号Ｓ２が入力される直列に接続された第２の遅延素子１０２１〜１０２Ｎと、各々の第１の遅延素子の出力が与えられ、各々の第２の遅延素子の出力をクロックとするラッチ回路１０３１〜１０３Ｎと、前記ラッチ回路の出力値に基づいて信号Ｓ１のパルス幅を示すデジタルコードＰＷｍを算出して出力するデコーダ回路１０４と、デジタルコードＰＷｍと所定のデジタルコードＰＷｒとを比較し、比較結果を出力する比較器１０５と、前記比較結果に基づいて前記第１及び第２の遅延素子の少なくともいずれか一方の遅延時間を制御する遅延制御回路１０６と、を備える。 （もっと読む）

【課題】本発明は、容易な回路設計で高速データ伝送に対応することが可能なＣＲＣ演算回路を提供することを目的とする。
【解決手段】本発明に係るＣＲＣ演算回路は、伝送データからシリアル処理でＣＲＣ符号を算出する演算過程を解析して導き出される所定の演算式に基づいて、前記伝送データからパラレル処理で前記ＣＲＣ符号を算出する論理回路を有して成る構成とされている。 （もっと読む）

【課題】制御出力信号が制御入力信号を忠実に復元しているか否かを検出、監視する自己診断機能を備えたパワー半導体の駆動回路装置および信号伝達回路装置を提供する。
【課題を解決するための手段】
パワー半導体の駆動回路装置３０は、制御入力信号Ｓｉｎを生成する電子制御装置３２と、主経路３４と自己診断機能３８を有する信号伝達回路装置３００と、信号伝達回路装置３００からの制御出力信号Ｓｏｕｔで駆動されるパワー半導体４０とを備える。自己診断機能３８は帰還パルス送信回路３６０、第２信号伝達回路３７０および第２受信回路３８０を有する。第２受信回路３８０では制御出力信号Ｓｏｕｔが制御入力信号Ｓｉｎに一致しているか、または不一致であるかを比較し、比較した結果を比較信号出力端子３９０に出力する。比較信号出力端子３９０に出力された信号は電子制御装置３２に伝達される。 （もっと読む）

【課題】Ｌｏｏｐｂａｃｋテストの際に電圧振幅マージン不足の半導体装置が次工程へと流出するのを防止する。
【解決手段】シリアライザ１７は、テストモード期間にクロック信号ＣＬＫ１に応じてパタン発生器２０が出力するパラレルのテストパタン信号をシリアル信号に変換して出力バッファ１６よりテスト治具側の外部ループバックパスへ出力する。ＣＰＵ２１は、遅延制御信号ＤＬＣ１，ＤＬＣ２によって一方の可変遅延素子ＶＤＬ１，ＶＤＬ２の遅延時間を制御する。入力バッファ１０の出力であるテストパタン信号ＶＲｘとＬＳＩテスタ等より印加される外部基準電圧Ｖｒｅｆとの差動信号ＶＲｘ１がＣＤＲ１２に印加され、クロック信号ＣＬＫ２が生成される。両信号ＶＲｘ，ＣＬＫ２の一方の位相が変更されて、外部基準電圧Ｖｒｅｆの値毎にタイミングマージンがチェックされる。 （もっと読む）

【課題】デューティ比補正回路のデューティ比検知速度を固定せずに、必要に応じて調整することによって、速いデューティ比の補正が必要な場合はデューティ比検知速度を増加させ、必要でない場合はデューティ比検知速度を減少させるデューティ比補正回路を提供する。
【解決手段】検知速度制御信号によりデューティ比検知速度が調整され、クロックのデューティ比を検知して補正信号を出力するデューティ比検知部と、前記補正信号に応答して前記クロックのデューティ比を調整するデューティ比補正部とを備える。 （もっと読む）

【課題】パルス信号を高精度に検出すること。
【解決手段】パルス検出装置１は、所定期間に中間電位を含むパルス信号を検出する。また、パルス検出装置１は、パルス信号の中間電位を、ローレベル又はハイレベルに固定する信号固定手段を備えている。さらに、信号固定手段は、パルス信号が入力される入力信号線に接続されたプルダウン抵抗９又はプルアップ抵抗であるのが好ましい。なお、パルス検出方法は、パルス信号の中間電位を、ローレベル又はハイレベルに固定する信号固定工程を含んでいる。 （もっと読む）

【課題】従来のディジタル位相検出器は、遅延素子としてインバータ等の遅延時間を使用しているが、遅延素子の配置および配線の固定が必要であることからゲート・アレイやＦＰＧＡ等ではインプリメントすることが難しい。遅延素子の遅延時間はデバイスの種類やプロセスばらつきにより変動するため位相検出の精度に影響が出る。
【解決手段】２つのクロックが整数比に近い周波数を有している場合において、第１のクロックを入力とするＭ／Ｎ逓倍する逓倍器と、逓倍器の出力クロックを用いて第２のクロックをラッチするＦ／Ｆと、Ｆ／Ｆの出力を微分する微分回路と、逓倍器の出力クロックを入力とするカウンタと、微分回路の出力に応じて前記カウンタの出力を保持するラッチ回路と、ラッチ回路の出力を加算する第１の加算器と、第１の加算器の出力を固定値から減算する第２の加算器と、第２の加算器の出力を順次積算する積算器と、を備えるよう構成する。 （もっと読む）

【課題】ＤＬＬクロックが消失した場合に、位相検知における誤判定の結果を基に、遅延量が更新されることを回避し、ロック制御におけるＤＬＬクロックサイクルの短縮化と、ＤＬＬ回路の動作安定性の向上を図る。
【解決手段】本発明のＤＬＬ回路は、入力されるクロック信号の遅延量を制御する遅延信号を出力する遅延制御回路１３と、この遅延信号に基づいた遅延量をクロック信号に付加し、ＤＬＬクロックとして出力する遅延回路１２と、ＤＬＬクロック信号のクロッキング動作の有無を検知するＤＬＬクロック検知回路３１とを備える。そして、ＤＬＬクロック検知回路３１は、ＤＬＬクロックのクロッキング動作が検知されない場合に、遅延制御回路１３による遅延量の更新制御を停止させる。 （もっと読む）

【課題】入力断検出部を位相比較器に内蔵することで位相比較器を実装するＰＬＬ回路の小型化を図る。
【解決手段】参照信号を入力すると共に、参照信号に基づく被参照信号を帰還入力し、これら入力した参照信号及び被参照信号の立ち上がりエッジを検出し、参照信号の立ち上がりエッジ及び被参照信号の立ち上がりエッジ間の位相差を検出する位相差検出部２１と、位相差検出部２１にて検出した位相差に基づき、位相差を小さくすべく、定電流出力動作を実行する定電流出力部２４と、被参照信号のエッジを検出した後、参照信号のエッジを検出する前に、被参照信号のエッジを再度検出した場合、参照信号の入力断として検出する入力断検出部２３とを有している。 （もっと読む）

【課題】伝送速度が異なる複数のマンチェスタ符号化信号のデューティ比を補正可能なデューティ補正回路を得ること。
【解決手段】本発明にかかるデューティ補正回路は、マンチェスタ符号化された受信信号の連続する２つの立上りエッジの間隔または立下りエッジの間隔に基づいて受信信号の伝送速度を判定するシンボル周期判定回路７と、受信信号の“Ｈレベル”または“Ｌレベル”の継続時間を観測するエッジ検出回路２およびカウンタ３と、観測結果および判定結果に基づいて波形歪みを検出する波形歪み検出回路４と、波形歪みが検出された場合に波形歪み発生期間、受信信号を反転することにより波形の補正を行うセレクタ５と、を備えることとした。 （もっと読む）

【課題】ＩＱ信号発生器に対してスワップ機能を実施するためのシステム及び方法を提供する。
【解決手段】ＩＱ信号発生器を実施するためのシステム及び方法は、クロック入力信号に応答してＩ信号を発生するマスターラッチ、及び反転クロック入力信号に応答してＱ信号を発生するスレーブラッチを含む。マスターセレクタが、マスターラッチからスレーブラッチへの通信経路を形成するように構成され、スレーブセレクタが、スレーブラッチからマスターラッチへのフィードバック経路を形成するように構成される。上述のＩ及びＱ信号は、いかなる介在電子回路もなしにそれぞれマスター及びスレーブラッチから直接出力される。 （もっと読む）

【解決手段】相異なる周波数クロックの組から選択された参照クロックを生成するように適合されたプログラマブル周波数デバイスを備えた装置であって、プログラマブル周波数デバイスは更に、相異なる周波数クロック間での切り替えの際に、参照クロックのトリガエッジの同じ時間的関係を維持するように適合される。装置は更に、入力信号と出力信号との間の所定の位相関係を確立するために選択された参照クロックを使用する、デジタルＰＬＬ（ＤＰＬＬ）のような位相ロックループを備える。相異なる周波数クロック間の切り替えの際に参照信号の同じ時間的関係を実質的に維持することで、参照クロックが変化しても、位相ロックループ（ＰＬＬ）の連続且つ有効な動作は、大きくはディスターブされない。これは、装置の電力消費を制御するために使用され得る。 （もっと読む）