【課題】１つのエッジ発生回路で複数のエッジクロックの出力を行うことを可能とするタイミング発生回路を提供する。
【解決手段】エッジクロック１１を出力するタイミング発生回路１００であって、複数のカウンタと、複数のカウンタにそれぞれ個別の設定データを出力するタイミングデータ演算部１１０と、複数のカウンタから出力された一致検出信号に基づいて、複数のカウンタから出力されたタイミングデータを選択し、１系統の一致検出信号１４とタイミングデータ１５として出力するエッジ発生制御回路１３０と、エッジ発生制御回路１３０から出力された一致検出信号１４とタイミングデータ１５に基づいてエッジクロック１１を発生するエッジ発生回路１４０とを有し、１つのエッジ発生回路１４０によって複数のエッジクロック１１を出力する。 （もっと読む）

【課題】高周波のタイミングジッタを有するジッタ重畳信号を容易に生成する。
【解決手段】ジッタを有するジッタ重畳信号を生成するジッタ印加回路であって、与えられる基準信号を並列に受け取り、それぞれ予め設定される遅延量で遅延させる複数の遅延回路と、それぞれの遅延回路が出力する信号のタイミングに応じて、ジッタ重畳信号のそれぞれのエッジを生成する信号生成部と、それぞれの遅延回路に、ジッタ重畳信号の各エッジに印加すべきジッタに応じた遅延量をそれぞれ設定する遅延設定部とを備え、少なくとも一つの遅延回路の遅延量が、ジッタ重畳信号が有するべき平均周期の整数倍とは異なる値に設定されるジッタ印加回路を提供する。 （もっと読む）

【課題】高周波数かつ大振幅のジッタを生成する。
【解決手段】ジッタを有するジッタ重畳信号を生成するジッタ印加回路であって、与えられる基準信号を、それぞれ予め設定される遅延量で順次遅延させる、縦続接続された複数の遅延回路と、それぞれの遅延回路が出力する信号のタイミングに応じて、ジッタ重畳信号のそれぞれのエッジを生成する信号生成部と、ジッタ重畳信号の各周期に印加すべきジッタに応じた遅延量をそれぞれ設定する遅延設定部とを備え、少なくとも一つの遅延回路の遅延量が、ジッタ重畳信号の平均周期の整数倍とは異なる値に設定されるジッタ印加回路を提供する。 （もっと読む）

【課題】ヒステリシス特性を示すインバータ回路の構成を簡素化しながら消費電力を低減する。
【解決手段】インバータ回路Ｑ1は、Ｐチャネル型のトランジスタＴR1とＮチャネル型のトランジスタＴR2とで構成される。トランジスタＴR1およびトランジスタＴR2の各々のバックゲートには閾値制御信号Ｃ1が供給される。閾値制御信号Ｃ1は、インバータ回路Ｑ1からの出力信号ＳOUT1のレベルが低下し始める時点にてローレベルに設定されるとともに当該時点の経過後にハイレベルに設定され、かつ、出力信号ＳOUT1のレベルが上昇し始める時点にてハイレベルに設定されるとともに当該時点の経過後にローレベルに変化する。 （もっと読む）

【課題】入力信号に含まれるジッタを増幅するジッタ増幅回路１５０。
【解決手段】入力信号に含まれるジッタを増幅するジッタ増幅回路であって、入力信号を受け取り、入力信号の波形を歪ませることにより、入力信号の高調波成分を生じさせる歪回路と、歪回路が出力する歪信号を、ジッタを増幅すべき増幅率に応じた次数の高調波成分以外の成分を除去して通過させるフィルタとを備えるジッタ増幅回路。 （もっと読む）

【課題】第１電源で動作する第１回路および第１電源とは異なる第２電源により動作する第２回路を有する半導体装置において、第１回路から第２回路に供給する信号におけるジッタの発生の抑制を図る。
【解決手段】第１電源線５（ＡＶＤ）および第２電源線６（ＡＶＳ）に接続された第１回路１と、第３電源線７（ＶＤＤ）および第４電源線８（ＶＳＳ）に接続された第２回路４（３）と、前記第１回路から出力される第１信号を受け取って前記第２回路に第２信号を供給するバッファ１１と、前記第１電源線と前記第３電源線との電位差に応じて前記バッファの遅延時間を制御する制御部１０と、を備えるように構成する。 （もっと読む）

【課題】ヒステリシス特性を示すインバータ回路の構成を簡素化しながら消費電力を低減する。
【解決手段】インバータ回路Ｑ1は、Ｐチャネル型のトランジスタＴR1と、Ｎチャネル型のトランジスタＴR2とで構成される。信号供給点Ｒ1とトランジスタＴR1のチャネルコンタクト領域Ａとの間には容量Ｃ1が介在し、信号供給点Ｒ1とトランジスタＴR2のチャネルコンタクト領域Ａとの間には容量Ｃ2が介在する。信号供給点Ｒ1には閾値制御信号ＳC1が供給される。閾値制御信号ＳC1は、インバータ回路Ｑ1からの出力信号ＳOUT1のレベルが低下し始める時点にてローレベルに設定されるとともに当該時点の経過後にハイレベルに設定され、かつ、出力信号ＳOUT1のレベルが上昇し始める時点にてハイレベルに設定されるとともに当該時点の経過後にローレベルに変化する。 （もっと読む）

【課題】被測定信号の位相を、基準信号の位相に精度よく合わせることができる位相調整回路を提供する。
【解決手段】被測定信号の位相を調整する位相調整回路であって、トリガ信号を生成するトリガ発生部と、基準信号を受け取り、共通の前記トリガ信号のタイミングで、被測定信号および基準信号を測定し、被測定信号および基準信号のそれぞれの信号レベルの差分に応じた測定結果を出力するレベル比較部と、レベル比較部が出力する信号レベルの差分が略零となるように、被測定信号の位相を調整する信号位相調整部とを備える位相調整回路を提供する。 （もっと読む）

【課題】遅延セルの遅延時間がターゲットの遅延時間からずれた場合であっても、出力クロックの変調度のがたつきを軽減することができるスペクトラム拡散クロックジェネレータを提供する。
【解決手段】スペクトラム拡散クロックジェネレータは、直列に接続された複数のファインセルを有し、第１の信号に応じて選択されたファインセルの段数分の時間入力クロックを遅延するファインセルの選択回路と、直列に接続された複数のコースセルを有し、第２の信号に応じて選択されたコースセルの段数分の時間ファインセルの選択回路の出力信号を遅延し出力クロックとして出力するコースセルの選択回路と、ファインセルの選択回路の出力信号に応じて、第１および第２の信号を生成し出力する制御回路とを備える。制御回路は、累積遅延が増加する期間は、１クロック毎に、コースセルの段数差の変化分がマイナスの値とならないように制御し、累積遅延が減少する期間は、１クロック毎に、コースセルの段数差の変化分がプラスの値とならないように制御する。 （もっと読む）

【課題】伝送速度の判定を高速に行う。
【解決手段】入力端子１への入力信号に含まれるプリアンブル信号のパターン周期の整数倍に相当する遅延差をもつ２つの信号を生成する遅延素子２，３と、該遅延素子２，３から出力する前記２つの信号の論理を比較する一致検出回路４と、該一致検出回路４の出力信号を積分する積分回路６と、該積分回路６で得られた信号を閾値Ｖrefと比較して判定結果を出力する比較回路７とを備える。 （もっと読む）

【課題】
ポートからポートへの遅延を実装することにより雑音を減らす。
【解決手段】
雑音を減らす方法は、次を含む：電源供給網をオンにする時に、高速データリンクの最大の雑音の周波数を特定すること；その最大の雑音を最小化する、第１のポートと第２のポートの間の遅延時間を特定すること；及び、第１のポートをオンにした時から、その遅延時間後に、第２のポートをオンにすること。他の実施例も開示し請求する。 （もっと読む）

【課題】クロックスキューをより確実に抑制することが可能なクロック伝搬回路を提供する。
【解決手段】クロック伝搬回路10内のクロック伝搬ドライバ11及び12は、クロック停止制御信号SCSに応じてクロック信号CLKの伝搬を停止する。経時劣化検出回路20は、クロック伝搬ドライバ11及び12の内で動作状態にある一方のクロック伝搬ドライバ11から伝搬されたクロック信号CLKにより動作して自分自身の遅延劣化を検出する。動作状態切替部30は、経時劣化検出回路20による遅延劣化の検出に応じて、クロック伝搬ドライバ11に代えてクロック伝搬ドライバ12を動作状態とし、クロック信号CLKの論理回路ユニット2内の各回路への伝搬を継続する。 （もっと読む）

【課題】ＬＳＩテスト時においても選別用のモニタリングを行うことができると共に、小さな面積で簡便な構成によりモニタ可能なモニタ回路を提供すること。
【解決手段】モニタ回路は、クロック信号３９に同期して入力信号を取り込むフリップフロップ回路３２と、クロック信号４０に同期して入力信号を取り込むフリップフロップ回路３４と、フリップフロップ回路３４の出力信号を受ける論理回路３７と、クロック信号４０に同期して論理回路３７の出力信号を取り込むフリップフロップ回路３５とを含み、クロック信号４０の立ち上がりエッジ位置を調整し、フリップフロップ回路３２の出力信号とフリップフロップ回路３５の出力信号とが所定の組合せとなったときの、調整したクロック信号４０の立ち上がりエッジ位置とクロック信号３９の立ち上がりエッジ位置とに基づいてチップの性能を判別する。 （もっと読む）

【課題】ハイブリッド制御方式ＰＬＬ回路の定常状態における位相ジッタを低減する。
【解決手段】ハイブリッド制御方式ＰＬＬ回路内の位相比較回路ＰＨＡＳＥ＿ＣＯＭＰの出力Ｓ＿ＰＨが頻繁に変化しているか否かを判定する定常状態検出回路ＣＯＮＶ＿ＤＥＴを設け、位相比較回路の出力Ｓ＿ＰＨが暫く変化していない時は定常状態に達していないと判定し、頻繁に変化している時は定常状態に達したと判定し、その判定結果に基づいて、電圧制御発振回路ＶＣＯの発振周波数をデジタル制御信号Ｓ＿ＤＧによって制御する制御幅を変更し、もしくは（および）、アナログ制御信号Ｓ＿ＡＧを変化させる頻度を変更する。これにより、定常状態に達する前の収束性を損なうことなく、定常状態に達した後のデジタル制御信号による発振周波数の制御幅を小さくできる。よって、定常状態における位相ジッタを低減できる。 （もっと読む）

【課題】 ＬＥＤ回路を精度良く時差駆動できるように、デューティー比を維持して入力パルス信号を一定の遅延時間で正確に遅延可能なパルス信号遅延回路を提供する。
【解決手段】 入力パルス信号Ｓｉｎの立ち上がりエッジを検出し、該検出タイミングを一定の遅延時間ずつ所定の遅延回数遅延させた第１エッジ検出遅延タイミングを順次出力する第１遅延タイミング信号Ｓｄｔ１を生成する第１パルスエッジ遅延回路１０、入力パルス信号Ｓｉｎの立下りエッジを検出し、該検出タイミングを一定の遅延時間ずつ所定の遅延回数遅延させた第２エッジ検出遅延タイミングを順次出力する第２遅延タイミング信号Ｓｄｔ２を生成する第２パルスエッジ遅延回路２０、第１及び第２遅延タイミング信号から、夫々同じ回数遅延した第１及び第２エッジ検出遅延タイミングで立ち上がり、立ち下がる遅延パルス信号を各別に出力する遅延パルス信号生成回路３０を備える。 （もっと読む）

【課題】基準信号の周波数を逓倍又は分周したクロック信号を生成するクロック生成回路において、一つの基準信号から任意周波数のクロック信号を発生可能とする。
【解決手段】クロック生成回路１は、リング状に連結したｍ個の遅延素子ＤＵからなるパルス遅延回路１０と、各遅延素子ＤＵから順次出力される通過信号Ｐ１〜Ｐｍに基づき、基準信号ＣＫＩの周期を遅延素子ＤＵでの遅延時間を単位として表した周期データＤＴを生成する周期測定部２０と、除数又は乗数として使用される設定値ＭＮを格納する設定値レジスタ５０と、周期データＤＴに、設定値ＭＮを乗・除してクロック信号の出力周期を表す制御データＣＤを生成する制御部３０と、制御データＣＤと通過信号Ｐ１〜Ｐｍとに基づき、基準信号ＣＫＩを分周又は逓倍したクロック信号ＣＫＯを出力する出力部４０とを備え、実数で表された設定値ＭＮを用いる。 （もっと読む）

【課題】リングオシレータを利用して基準クロック信号の周波数を逓倍した逓倍クロック信号を生成するクロック信号生成回路において、逓倍クロック信号のジッタを抑制する。
【解決手段】高速クロック発生回路２の主要部であるリングオシレータへの電源供給を時定数がτに設定されたローパスフィルタ２３を介して行い、高速クロック信号ＣＫｒで基準クロック信号ＣＫｓ（周波数ｆｓ）の周期をカウントする周期カウンタ４のカウント値（周期カウント値）ＤＧを、基準クロック信号ＣＫｓに従って動作する逓倍クロック生成回路５が、ｎクロック周期で、逓倍クロック信号ＣＫｏに反映させる。そして、基準クロック発生回路３は、周波数ｆｓがτ＞ｎ／ｆｓを満たす基準クロック信号ＣＫｓを発生させる。 （もっと読む）

【課題】新たな構成で複数種類の入力信号を１つのトランスを介して入力側から出力側へ伝達することが可能な信号伝達回路を提供することを目的とする。
【解決手段】温度入力信号が立ち上がると、トランス４の１次側コイルに第１のパルス電圧を発生させ、温度入力信号が立ち下がると、１次側コイルに第２のパルス電圧を発生させる１次側回路２と、トランス４の２次側コイルに第１のパルス電圧に対応するパルス電圧が発生すると、温度出力信号を立ち上がらせ、２次側コイルに第２のパルス電圧に対応するパルス電圧が発生すると、温度出力信号を立ち下がらせる２次側回路３とを有して信号伝達回路１を構成し、ＦＡＩＬ入力信号が立ち上がると、１次側コイルに第３又は第４のパルス電圧を発生させ、２次側コイルに第３又は第４のパルス電圧に対応するパルス電圧が発生すると、ＦＡＩＬ出力信号を立ち上がらせる。 （もっと読む）

【課題】 簡易な構造を有するノイズフィルタ回路等を提供する。
【解決手段】 ノイズフィルタ回路（１０；６０；８０；１００）は、入力信号（ＩＮ）に基づく信号を入力する第１のインバータ回路（１２；６２；８２；１０２）と、入力信号（ＩＮ）に基づく信号を入力する第２のインバータ回路（１４；６４；８４；１０４）と、第１および第２のインバータ回路（１２、１４；６２、６４；８２、８４；１０２、１０４）からの信号に基づく信号を、セット信号（Ｓ）及びリセット信号（Ｒ）として入力するラッチ回路（１６；６６；８６；１０６）と、を備える。第１および第２のインバータ回路（１２、１４；６２、６４；８２、８４；１０２、１０４）のそれぞれは、第１および第２の導電型のトランジスタを含み、第１および第２の導電型のトランジスタの一方の能力は、第１および第２の導電型のトランジスタの他方の能力より低い。 （もっと読む）

【課題】従来型のクロック信号生成回路は回路規模が大きく製造コストが高くなる。
【解決手段】遅延同期ループ型のクロック信号生成回路を、第１のクロック信号を遅延して第２のクロック信号を生成するディジタル型の遅延線路と、ディジタル型の遅延線路の遅延時間長を、各段のフリップフロップ出力により設定するリング型シフトレジスタと、第１のクロック信号と前記第２のクロック信号の位相関係に基づいて、リング型シフトレジスタに対するシフトクロックの供給を制御する遅延量制御部とで構成する。 （もっと読む）