【課題】測定精度および分解能を向上させることができる時間デジタル変換器、時間デジタル変換方法及びガンマ線検出システムを提供すること。
【解決手段】時間デジタル変換器は、開始信号と停止信号との間の遅延時間に対応する第１の値を生成する第１遅延列回路を備える。時間デジタル変換器は、また、遅延開始信号と停止信号との間の遅延時間に対応する第２の値を生成する少なくとも一つの第２遅延列回路を備える。少なくとも一つの遅延素子は開始信号に所定の遅延を与えることにより遅延開始信号を生成し、合成回路は、第１の値および第２の値に基づく出力値を生成する。実施形態に係る時間デジタル変換器では、出力値は開始信号と停止信号との間の遅延時間に対応する。 （もっと読む）

【課題】信号の位相を高精度に調整可能な位相調整回路、検出装置及び電子機器等を提供すること。
【解決手段】位相調整回路は、位相主調整用のローパスフィルター２１０と、位相微調整用のハイパスフィルター２３０を含む。ローパスフィルター２１０は、周波数ｆｉｎの第１の信号が入力され、その周波数ｆｉｎにおける位相遅れ角度がＸ度（Ｘ≧０）となる周波数特性を有する。ハイパスフィルター２３０は、ローパスフィルター２１０からの出力信号ＬＱに基づく第２の信号ＧＱが入力され、周波数ｆｉｎにおける位相進み角度がＹ度（Ｙ≧０）となる周波数特性を有する。Ｙ度はＸ度よりも小さい値に設定される。 （もっと読む）

【課題】位相同期回路のセトリング時間を短縮する。
【解決手段】位相同期回路は、制御信号に応じた発振周波数を含む発振信号を生成する電圧制御発振器と、前記発振信号を分周して分周信号を生成する分周器と、前記分周信号と基準信号との位相を比較し、比較信号を生成する位相比較器と、前記比較信号に応じた電流を出力するチャージポンプと、前記電流をフィルタリングし、前記制御信号を生成するフィルタと、前記分周信号の周波数の定数倍の値と前記基準信号の周波数の定数倍の値との差分が極小となった場合に検出信号を生成する周波数差検出回路と、前記検出信号が生成されると、前記分周信号と前記基準信号との位相を同期させる位相調整回路とを備える。 （もっと読む）

【課題】デジタル位相比較器の時間分解能を向上させつつ回路面積及び消費電力の増大を抑制する。
【解決手段】一実施形態によれば、デジタル位相比較器は、基準信号Ｒｅｆを初段から入力し、各段で遅延を与える遅延器列２００を含む。デジタル位相比較器は、基準信号Ｒｅｆに応じてＮ相入力信号（Ｎは２以上の整数）のうちの信号ＣＫＶ_０をサンプルするサンプラ１００−０と、遅延器列２００の初段の出力信号に応じてＮ相入力信号のうち信号ＣＫＶ_０に比べて２π／Ｎだけ位相の遅れた信号ＣＫＶ_１をサンプルするサンプラとを含む、サンプラ群１００を含む。デジタル位相比較器は、サンプラ群１００のサンプル信号に基づいて、基準信号Ｒｅｆと信号ＣＫＶ_０との間のエッジの時間差を検出し、時間差を位相差に変換する検出回路３００を含む。 （もっと読む）

【課題】半導体集積回路のノイズ除去機能の特性を正確に測定することができる半導体集積回路及びノイズ耐性検査方法を提供する。
【解決手段】半導体集積回路１Ａは、入力信号ＩＮ中のノイズ成分の振幅を減衰させてノイズ除去信号ＯＵＴを出力する入力バッファ１１と、ノイズ除去信号ＯＵＴの論理レベルが変化したときに、この論理レベルの変化に応じて論理信号をラッチする論理回路１２，１３とを備える。 （もっと読む）

【課題】Ｎ相から２Ｎ相に切り替わったときに位相関係が不適切にならないようにする。
【解決手段】多相クロック生成回路は，基準クロックに同期して０°，９０°の位相の中間クロックを生成する第１の分周器と，０°の中間クロックに同期して０°，９０°の位相の第１群の出力クロックを生成する第２の分周器と，９０°の中間クロックに同期して４５°，１３５°の位相の第２群の出力クロックを生成する第３の分周器と，第１の分周器と第３の分周器との間に設けられ，切替信号に応じて，９０°の中間クロックまたは固定値のいずれかを第３の分周器に供給するセレクタとを有する。さらに，切替信号が２Ｎ相モードのときに，第１群の出力クロックと第２群の出力クロックの位相関係にエラーがあるか否かを検出するエラー検出回路と，エラー検出回路がエラーを検出したときに基準クロックと非同期のタイミングで２Ｎ相モードの切替信号をセレクタに出力する再リセット回路とを有する。 （もっと読む）

【課題】コンパレータの遅延時間分散を低減する。
【解決手段】コンパレータ１００は、入力電圧Ｖ_ＩＮと基準電圧Ｖ_ＲＥＦを比較する。入力段１０は、差動増幅器を含む。遅延回路２０は、入力段１０の出力信号Ｓ１を調節可能に遅延させる。遅延補償回路３０は、入力段１０におけるオーバードライブ電圧Ｖ_ＯＤに応じて、遅延回路２０の遅延量を制御する。遅延補償回路３０は、差動増幅器の出力電圧をオーバードライブ電圧Ｖ_ＯＤを示す信号として利用し、遅延回路２０の遅延量τを制御する。 （もっと読む）

【課題】簡易な回路構成で、高速かつジッタ入力に強く、信号エラーの発生を抑止することが可能なＣＤＲ回路、受信装置、および通信システムを提供する。
【解決手段】ＣＤＲ回路３１０は、遅延素子３１２−１〜３１２−４を含み、定期的に信号遷移の挿入されたデータ入力をトリガとしてクロックを抽出する分周器３２０と、分周器で抽出されたクロックに同期して入力データ信号をラッチするラッチ３１５−１〜３１５−８とを有する。 （もっと読む）

【課題】セットアップ違反やホールド違反を発生させずに、電力を消費するタイミングを分散させることができる半導体設計装置を提供する。
【解決手段】ＳＴＡ部５は、フリップフロップのクロックレイテンシの現在の設計値に基づいて、フリップフロップのセットアップ時間のマージンであるセットアップスラックを算出する。ＨＳＬＤ部６は、算出したセットアップスラックに基づいて、タイミング違反を起こさない範囲で、フリップフロップのクロックレイテンシを現在の設計値よりも早める方向に調整する。ＰＡＳ部７は、ＨＳＬＤ部６によるレイテンシ制御の結果、クロックレイテンシ分布においてシンク数に閾値以上のピークが残る場合、ＨＳＬＤ部６による再計算後のタイミング情報により、タイミング違反を起こさない範囲で、フリップフロップのクロックレイテンシをスムージングする。 （もっと読む）

【課題】リファレンスリークを低減することができ、位相ノイズを抑制することができるＰＬＬ回路を提供する。
【解決手段】切り替え機能付き周波数位相比較器は、入力されるロック検出信号に基づいて、入力される２つの信号の立ち上がりエッジを検出することにより当該２つの信号の位相差を検出する周波数比較と、入力される２つの信号の電圧レベルを検出することにより当該２つの信号の位相差を検出する位相比較とを切り替えて行う。 （もっと読む）

【課題】高精度で回路面積および消費電力が小さいデジタル位相差検出器を提供する。
【解決手段】デジタル位相差検出器は、第１の信号を累積的に遅延させて各遅延量の信号を生成する遅延回路(10)と、第２の信号に同期して各遅延量の信号をラッチするフリップフロップ群(20)と、フリップフロップ群の出力から、第１の信号の立ち上がりと第２の信号の立ち上がりおよび立ち下がりのいずれか一方との第１の位相差、および第１の信号の立ち下がりと第２の信号の立ち上がりおよび立ち下がりのいずれか一方との第２の位相差を検出するエッジ検出器(30)と、第１および第２の位相差を記憶する記憶回路(40)と、記憶回路が記憶している過去の第１および第２の位相差の差分およびエッジ検出器が新たに検出した第１および第２の位相差の差分から第１の信号の周期を算出し、当該周期を基準にして第１および第２の信号の位相差を正規化する正規化回路(50)とを備えている。 （もっと読む）

【課題】検出可能範囲の拡大と分解能の向上とを両立可能なＴＤＣ回路を提供する。
【解決手段】２ｎ個の遅延量の異なる反転遅延素子を直列接続して形成されたループをそれぞれ含む第１の遅延回路および第２の遅延回路に、第１パルス信号駆動回路および第２のパルス信号駆動回路により、第１の遅延回路および第２の遅延回路にそれぞれ検出対象エッジとリセットエッジを有するパルス信号伝搬させる構成を持つバーニアディレイに、第１の遅延回路の反転遅延素子のいずれかと第２の遅延回路の反転遅延素子のいずれかに対して、伝搬されるリセットエッジの入力に対応する論理反転を選択的に遮断する操作をそれぞれ行う遮断回路と、第１の遅延回路および第２の遅延回路に含まれる遮断対象の反転遅延素子に対して、伝搬された検出対象エッジの入力に応じて反転した論理をリセットする操作をそれぞれ行うリセット回路とを備える。 （もっと読む）

【課題】データを伝送するデータ伝送回路を提供すること。
【解決手段】データを第１のラインに駆動する第１のドライバと、前記第１のラインに伝達されたデータのパターンを変更するパターン変更部と、該パターン変更部によってパターンが変更されたデータを第２のラインに駆動する第２のドライバと、前記第２のラインに伝達されたデータのパターンを元通りに復元するパターン復元部とを備えることを特徴とする。 （もっと読む）

【課題】メモリ等の入力対象に入力される信号の誤判定を行うのに好適な誤り検出回路を提供する。
【解決手段】集積回路１を、誤り検出回路２Ａ〜２Ｃとメモリ回路３とを含み、誤り検出回路２Ａ〜２Ｃを、クロック信号ＣＫの立ち上がりエッジにおいて入力信号ＩＮ０〜ＩＮｎの状態を保持し、保持した状態を示す第１信号ＩＮ＿Ａ０〜ＩＮ＿Ａｎを出力するラッチ回路２１Ａ０〜２１Ａｎと、クロック信号ＣＫを遅延時間ｔ１だけ遅延させる遅延回路２０Ａと、遅延クロック信号ＣＫ＿Ａの立ち上がりエッジにおいて入力信号ＩＮ０〜ＩＮｎの状態を保持し、保持した状態を示す第２信号ＩＮ＿Ｂ０〜ＩＮ＿Ｂｎを出力するラッチ回路２１Ｂ０〜２１Ｂｎと、第１信号ＩＮ＿Ａ０〜ＩＮ＿Ａｎと第２信号ＩＮ＿Ｂ０〜ＩＮ＿Ｂｎとが一致しているか否かを比較判定し、判定結果を示す第３信号ＣＯＭＰ０〜ＣＯＭＰｎを出力する比較回路２４＿０〜２４＿ｎとを含む構成とした。 （もっと読む）

【課題】分周クロック信号とクロック信号との位相関係を適応的に制御可能な集積回路を提供する。
【解決手段】集積回路は、第１のクロック信号を分周して第２のクロック信号を生成する分周回路と、第１のクロック信号が伝搬する第１の信号伝搬経路と、第２のクロック信号が伝搬する第２の信号伝搬経路と、第１の信号伝搬経路を伝搬後の第１のクロック信号に第２の信号伝搬経路を伝搬後の第２のクロック信号を少なくとも２回掛け合わせることにより出力信号を生成するミキサ回路と、ミキサ回路の出力信号の直流成分を検出する直流検出回路と、直流検出回路が検出した直流成分に応じて第１の信号伝搬経路及び第２の信号伝搬経路の少なくとも一方の伝搬遅延量を制御する制御回路とを含む。 （もっと読む）

【課題】実動作時における内部クロック信号のジッタ量を検出し、検出したジッタ量を外部で利用可能に出力できる半導体装置を得ること。
【解決手段】クロック生成回路が出力しているクロック信号と、該クロック信号を少なくとも１周期遅延した遅延クロック信号との位相差に基づき前記クロック信号に含まれるジッタ成分を検出するジッタ検出部と、前記検出されたジッタ成分を電圧信号に変換する増幅回路を有する増幅部と、前記変換された電圧信号を外部へ出力するためのジッタ出力端子とを備えたことを特徴とする。 （もっと読む）

【課題】回路規模を増大させることなく、高速テストを実施することが可能な半導体集積回路を提供する。
【解決手段】本発明にかかる半導体集積回路は、複数のメモリセルによって構成されるメモリセル部２２と、メモリセルへのデータの書き込み及び読み出しを制御する制御部と、クロックＣＬＫに応じて制御部へ入力されるパルス信号を生成するパルス信号生成部と、を備える。そして、パルス信号生成部は、ワンショットパルス生成回路２０を有する。ワンショットパルス生成回路２０は、通常動作モード時には、クロックＣＬＫに同期したワンショットパルス信号をパルス信号として生成し、高速動作モード時には、クロックＣＬＫ及びパルス信号に同期した連続したワンショットパルス信号をパルス信号として生成する。 （もっと読む）

【課題】位相差情報をデジタル値で出力するデジタルＰＬＬにおいて、消費電力を抑えたデジタルＰＬＬを提供することにある。
【解決手段】デジタルＰＬＬ１００は、発振器１０、整数位相算出部２０、小数位相算出部３０、位相差算出部４０、位相差変化量モニタ部５０、および発振器制御部６０を有する。ＰＬＬにおいては発振器の出力周波数が、分周比により設定された所望の周波数に近づく、即ちロック状態に近づくにつれ位相差の変化量は減少していくことから、位相差変化量モニタ部５０にて位相差の変化量をモニタし、変化量が整数位相算出部２０の１ＬＳＢ未満である「１」未満になった時点で整数位相算出部２０におけるカウンタ動作を停止する。 （もっと読む）

【課題】消費電力を低減し、かつ回路面積も小さい位相調整回路を提供すること
【解決手段】位相調整回路１００は、複数の遅延素子回路１２１〜１２４をリング状に結合したＶＣＯ１２０を有するＰＬＬ発振回路１００を備える。また位相調整回路１００は遅延素子回路を所望の遅延量に応じた数（１２５〜１２７）だけ有し、入力信号に前記所望の遅延量を与える位相遅延回路２００、２１０を備える。ＰＬＬ発振回路１００は基準クロックの入力に応じた基準信号に、基準信号の所定周期分の遅延を与えた発振信号をＶＣＯ１２０において生成する。ＰＬＬ発振回路１００は、基準信号と、発振信号に応じた信号と、が略同位相となるように算出された遅延量に応じた遅延制御信号を遅延素子回路１２１〜１２４、及び遅延素子回路１２５〜１２７の各々に対して入力する。 （もっと読む）

【課題】回路規模が増大する問題があった。
【解決手段】複数の回路ブロックと、入力するクロック信号を遅延制御信号に基づいて遅延したクロック信号を対応する前記複数の回路ブロックに供給する複数のクロック遅延回路と、前記複数の回路ブロックの遅延試験を行う制御回路と、前記遅延試験の結果に応じて、前記複数の回路ブロックのうち遅延処理が必要な回路ブロックの情報を記憶する救済グループ記憶回路と、前記遅延試験の結果に応じて、前記複数の回路ブロックのうち遅延処理が必要な回路ブロックの遅延値情報を記憶する、所定数の遅延設定回路と、前記救済グループ記憶回路が記憶した回路ブロックの情報に対応したクロック遅延回路に対し、前記遅延設定回路が記憶した遅延値情報に応じた前記遅延制御信号を割り当てる遅延設定割当制御回路と、を有する半導体集積回路のクロック信号調整回路。 （もっと読む）