【課題】入力信号のＬ／Ｈ比率の再現性を向上させる。
【解決手段】エッジ検出回路１３は、入力される２値信号の立ち下がりエッジを検出し、エッジ検出回路１４は、該２値信号の立ち上がりエッジを検出する。ラッチ回路１５は、立ち下がりエッジが検出されるとセットされ、遅延回路１７は、ラッチ回路１５の出力信号を所定時間遅延させて出力する。ラッチ回路１６は、立ち上がりエッジが検出されるとセットされ、遅延回路１８は、ラッチ回路１６の出力信号を所定時間遅延させて出力する。ここで、ラッチ回路１５は、遅延回路１７の出力によってリセットされると共に、立ち上がりエッジの検出によってもリセットされる。ラッチ回路１６は、遅延回路１８の出力によってリセットされると共に、立ち下がりエッジの検出信号によってもリセットされる。ラッチ回路１５及び１６各々の出力信号が、生成したパルス信号となる。 （もっと読む）

【課題】クロック情報及びデータ情報を含む信号を受信する受信器、並びにクロック埋め込みインターフェース方法を提供する。
【解決手段】クロック情報及びデータ情報を含む差動信号対を受信するにおいて、差動信号対の共通電圧レベルの変化を利用してクロック信号及びデータを復元できる、クロック情報及びデータ情報を含む信号を受信する受信器及びクロック埋め込みインターフェース方法である。 （もっと読む）

【課題】異電源間であっても入力信号のライズとフォールの相対的な関係を維持したまま出力信号を生成できる電源インタフェースを提供する。
【解決手段】この電源インタフェースは、送信回路１１と受信回路１２を備える。受信回路１２は、第１信号の第１信号レベルから第２信号レベルへの遷移を検出し、第１検出信号を出力する第１検出部１８と、第１検出部１８が第１信号の第１信号レベルから第２信号レベルへの遷移を検出するのに要する検出時間と同じ検出時間で、第２信号の第１信号レベルから第２信号レベルへの遷移を検出し、第２検出信号を出力する第２検出部１９と、第１検出部１８から出力された第１検出信号と第２検出部１９から出力された第２検出信号に基づいて出力信号ＯＵＴを生成する出力信号生成回路２０と、を有する。 （もっと読む）

【課題】改良された同期クロックシステムを提供する。
【解決手段】同期クロック信号を必要とする複数のシステムノードを有する電子システム用の同期クロックシステム。クロックシステムは、第１の同期バスと第１の同期バスから絶縁された第２の同期バスと、交互にバスに接続された少なくとも１対、そして好ましくは複数対のＳＸＯモジュールを含む。システムノードの各々は、第１のバスに沿った任意の場所において適宜選択されたあらゆる接続点のうちの異なる１つで接続される。ＳＸＯモジュールが接続されるバスに沿った点は、およそ等間隔で隔てられる。システムノードは信号調整回路を用いてバスに接続され、信号調整回路は、補正回路、増幅器、周波数逓倍器、論理変換器、およびファンバッファを含んでいてもよい。 （もっと読む）

【課題】ＴＤＣに関する冗長構成を削減可能なＤＣＯを提供する。
【解決手段】ＤＣＯは、デジタル制御信号によって遅延量が制御される３以上の奇数個の単相インバータ１０１〜１０５を環状に接続したリングオシレータと、単相インバータの各々の出力信号をバッファリングし、第１の差動信号として夫々出力する奇数個のバッファ１１１〜１１５と、基準信号の立ち上がりエッジまたは立ち下がりエッジにおける第１の差動信号の値を保持して第２の差動信号として夫々出力する奇数個のフリップフロップ１２１〜１２５と、奇数個のフリップフロップから出力される奇数組の第２の差動信号を入力し、奇数組の第２の差動信号を位相の進み順に配列したときの、連続する高レベル値または連続する低レベル値の末尾を示す情報を出力するエッジ検出器１３０とを具備する。 （もっと読む）

【課題】有効なセットアップ特性及びホールド特性を良好に確保することが可能な入力インターフェース回路を提供すること。
【解決手段】本発明に係る入力インターフェース回路１００は、データが外部入力される信号端子に接続される入力初段回路と、外部入力されるクロックと、入力初段回路に含まれるラッチ回路３、４へのラッチタイミング信号とを同位相に調整する位相調整回路６と、を備える。位相調整回路６は、クロックと当該クロックから擬似する擬似遅延回路の出力との比較結果に基づいてクロックツリー回路７を通過してラッチ回路３、４へと供給されるラッチタイミング信号の遅延時間を調整する。 （もっと読む）

【課題】ＳＳＣＧの変調度を大きくすることなく、且つ低コストで、複数の電子部品から放射されるノイズを効果的に低減する。
【解決手段】一定周波数の第１クロック信号を生成する第１クロック生成器と、前記第１クロック信号の周波数変調を行うことで周期的に周波数が変動する第２クロック信号を生成する第２クロック生成器と、複数のクロック供給対象回路で使用される前記第２クロック信号の位相が、前記クロック供給対象回路毎に異なるように位相調整を行う位相調整回路とによってクロック供給システムを構成する。 （もっと読む）

【課題】従来の半導体集積回路は、効果的にピーク電流を抑制することができないという問題があった。
【解決手段】本発明にかかる半導体集積回路は、クロック生成回路と、クロック生成回路により生成されるクロックに基づいて動作するモジュール７と、クロック生成回路により生成されるクロックに基づいて動作し、モジュール７との間でデータ転送を行うモジュール８と、を備え、モジュール７とクロック生成回路との間のクロック経路上に挿入された遅延素子の数と、モジュール８とクロック生成回路との間のクロック経路上に挿入された遅延素子の数と、に基づいてモジュール７及びモジュール８に供給されるクロックの位相が異なる。このような回路構成により、効果的にピーク電流を抑制することができる。 （もっと読む）

【課題】ディスクリート部品を用いることなく、パルス時間が長く、しかも、電圧変動が大きいノイズを確実に除去可能とする。
【解決手段】
入力信号の立ち上がり、立ち下がりを検出し、エッジ検出信号を出力するエッジ検出回路１０１と、入力信号を所定シフト時間ｔ１シフトして出力するシフトレジスタ回路１０６と、エッジ検出回路１０１のエッジ検出信号の入力時点から所定入力時間ｔ２経過後にカウントアップ信号を出力するカウンタ回路１０２と、シフトレジスタ回路１０６の出力信号を、カウンタ回路１０２のカウントアップ信号に同期して出力するＤＦＦ回路１０３と、ＤＦＦ回路１０３の出力信号を外部へ出力する出力回路１０４と、シフトレジスタ回路１０６とカウンタ回路１０１のクロック信号を生成、出力する発振回路１０５とを具備してなり、所定入力時間ｔ２に満たない入力信号が出力されないようになっている。 （もっと読む）

【課題】プロセスモニタに必要な回路面積を増加させることなく、高精度なプロセスキャリブレーションを短時間で行う。
【解決手段】ディジタル制御発振器３８が任意の発振バンドを選択した後、制御部２５はＴＤＣ４１の信号がプロセスモニタ制御部４０に入力されるようにスイッチ４４を切り換える。ＴＤＣ４１は、信号ＶＲＥＦの立ち上がりエッジと最も近い信号ＶＰＲＥの立ち上がりエッジの期間をディジタル値に、信号ＶＲＥＦの立ち上がりエッジと２番目に近い信号ＶＰＲＥの立ち上がりエッジの期間をディジタル値に変換し、その差を算出する。プロセスモニタ制御部４０は、ルックアップテーブルを参照し、算出した値と予め設定されている期待値とを比較し、プロセス値を決定する。そのプロセス値は、プロセス信号として調整制御部２６にそれぞれ出力され、プロセスキャリブレーションが行われる。 （もっと読む）

【課題】周波数逓倍回路を提供する。
【解決手段】周波数逓倍回路（１００）は、遅延ラインとクロック合成回路（ＴＯＧ）を備える。遅延ラインは、その一端でリファレンスクロック（１０２）を受けて、一周期に一致した複数の遅延素子（１０１）からクロックタップ出力を発生させる。クロック合成回路（ＴＯＧ）は、一対のタップ出力に応答して、各タップ出力から出力クロックパルスの立ち上がり及び立ち下がりエッジを発生させる。出力クロックの周期は入力クロックの周期よりも短い。遅延ラインは、遅延素子（１０１）の周期に一致するように遅延ロックループに含まれてもよい。所定数の遅延段タップ出力に接続された入力を有し、相補出力を供給する、複数の合成回路セル（ＴＯＧ）が設けられる。セレクタ（１０６）は、位相検出器（１１２）からの選択制御信号に応答して、合成セルの１つに係る一対の相補出力のうちの一方から出力を選択する。 （もっと読む）

【課題】コンパレータの遅延に起因して発生するオフセット成分の影響を低減したい。
【解決手段】容量アレイ回路１００は、複数の入力信号を受け、それらを合成して一つの出力信号を生成して出力する。コンパレータＣＰは、容量アレイ回路１００の出力信号を受ける。電流源ＩＳは、所定の固定電圧源と当該スイッチトキャパシタ回路３００の出力端子との間に設けられ、コンパレータＣＰの出力信号が変化するまで、電流を当該出力端子に供給する。容量アレイ回路１００は、複数の入力容量Ｃｓは、複数の入力信号をそれぞれ並列に受ける。追加調整容量Ｃｅｘは、コンパレータＣＰの遅延に起因するオフセット成分を補償するための電荷を蓄える。複数の入力容量Ｃｓおよび追加調整容量Ｃｅｘのそれぞれの出力端子が一つに結合されている。 （もっと読む）

【課題】より確実にノイズ除去のできるノイズ除去回路を搭載する半導体装置、ノイズ除去方法を提供する。
【解決手段】半導体装置は、ノイズ検知回路（２１）と、入力信号遅延回路（２２）と、マスク回路（２３）とを具備する。ノイズ検知回路（２１）は、入力信号（ＲＥＳＥＴＢ）に重畳するノイズを検知して、所定時間のマスク信号（ＮＥ＿ＦＬＧ）を出力する。入力信号遅延回路（２２）は、入力信号（ＲＥＳＥＴＢ）を遅延させて遅延信号（ＲＥＳ＿ＤＬＹ）を出力する。マスク回路（２３）は、マスク信号（ＮＥ＿ＦＬＧ）に基づいて、前記遅延信号（ＲＥＳ＿ＤＬＹ）をマスクした出力信号（ＲＥＳＢ）を出力する。 （もっと読む）

【課題】閉ループ・クロック訂正方法および閉ループ・クロック訂正制御システム適応装置を提供する。
【解決手段】閉ループ・クロック訂正システムおよび方法は、少なくとも１つの同位相クロックおよび少なくとも１つの直交位相クロックを含む２つ以上の入力信号を調整するステップと、調整された直交位相クロック信号を、４象限補間出力クロック位相を生成可能なデバイスに印加するステップとを含む。補間出力クロック位相は、遅延されて測定デバイス用のクロックを形成する。２つ以上の調整された入力信号は、測定デバイス上で補間出力クロック位相の範囲にわたって測定される。測定デバイスからのサンプル情報を使用して、同位相クロックおよび直交位相クロック上の誤差が決定される。同位相クロックおよび直交位相クロックは、決定された誤差情報を使用して適応される。 （もっと読む）

【課題】従来技術と比較して、簡易な構成でスペクトラム拡散機能を有する可変遅延回路及びスペクトル拡散回路を提供する。
【解決手段】第１の直列回路の遅延セル１４の各々及び第２の直列回路の遅延セル１４の各々に対応して設けられると共に、対応する遅延セル１４から出力されたクロック信号が入力され、かつ切換信号が入力され、入力されたクロック信号に同期させて入力された切換信号を保持し、保持した切換信号を選択信号として対応する遅延セルに出力し、かつ保持した切換信号を出力するフリップフロップ２８が直列接続された第３の直列回路と、入力されたクロック信号に同期させて入力された切換信号を保持し、保持した切換信号を出力するフリップフロップ２８と、第３の直列回路の最後段に設けられたフリップフロップ２８から出力された切換信号を反転して、第１の直列回路の最前段に設けられた遅延セル１４に入力するインバータ３０とを含む。 （もっと読む）

【課題】順序回路の入力信号及び出力信号の状態を制御し、電子回路の動作不良を抑制する。
【解決手段】順序回路及び制御回路を有する電子回路であり、順序回路は、スタート信号として第１の信号、クロック信号として第２の信号、リセット信号として第３の信号が入力され、入力された第１の信号、第２の信号、及び第３の信号の状態に応じて設定された状態の第４の信号を出力信号として出力し、制御回路は、順序回路に入力される第３の信号の状態を制御する。 （もっと読む）

【課題】複数の回路ブロックを有する半導体集積回路にて、電源ノイズにより発生するクロック信号におけるジッタを低減する。
【解決手段】第１の回路ブロックに供給される第１のクロック信号のクロックパスディレイを測定する遅延測定回路と、第２の回路ブロックの動作による電源電圧の変動時間を測定する時間測定回路と、第２の回路ブロックに供給される第２のクロック信号を遅延させる遅延調整回路と、第１のクロック信号と第２のクロック信号との位相差を測定する位相差測定回路と、遅延調整回路での遅延量を制御する位相制御回路とを備え、第２の回路ブロックの動作周波数が第１の回路ブロックの動作周波数より低い場合には、位相制御回路が、ジッタが最小となる電源ノイズと第１のクロック信号との設定位相差を算出し、位相差測定回路により測定した位相差が設定位相差になるように遅延量を制御する。 （もっと読む）

【課題】複数の遅延回路における遅延差（位相差）を高精度で比較することができる遅延比較回路の提供を図る。
【解決手段】複数のディレイライン１，２と、該各ディレイラインをそれぞれオシレータ化する複数のオシレータ補助回路６，８；７，９と、オシレータ化された前記各ディレイラインの発振出力をカウントしてそれぞれカウント値を求める複数のカウンタ３，４と、前記各カウント値を基準カウント値と比較する比較部５と、を有するように構成する。 （もっと読む）

【課題】受信データ信号のエッジ位置変動が生じたとしても的確にエッジ検出を行うことが可能で、転送レートの高速化および低消費電力化を実現することが可能なクロック再生装置および電子機器を提供する。
【解決手段】ゲーティング信号生成部１３０Ｂは、位相判定部１２０Ｂの位相判定信号に応じて、エッジ検出部１１０の検出結果により立ち上がりエッジ検出を示す信号または立ち下がりエッジ検出を示す信号のいずれか一方の信号を第１のゲーティング信号として、他方の信号を受信データ信号の周期の半周期分を遅延させて上記第２のゲーティング信号として生成し、発振器１４０Ｂは、位相が第１のゲーティング信号ＳＧＴ１０および第２のゲーティング信号ＳＧＴ１１によって制御され、受信データ信号ＲＤＴに同期したクロック信号ＣＬＫを出力する。 （もっと読む）

【課題】時間遅延量の最適値制御が行える時間デジタル変換器を提供すること。
【解決手段】入力されるクロック信号を多段に遅延する複数の遅延段を有し、該複数の遅延段の少なくとも１つが可変遅延段である遅延回路と、前記遅延回路の遅延段と同数個設けられ、参照信号の入力に応答して並列に対応する遅延段の出力を取り込む複数のフリップフロップと、前記複数のフリップフロップの各出力の立ち上がりと立ち下がりの一方または両方を検出するエッジ検出回路と、前記エッジ検出回路が検出したエッジ数をカウントするカウンタ回路と、前記カウンタ回路がカウントしたエッジ数に応じて前記可変遅延段の遅延量を制御する制御回路とを備える。 （もっと読む）