【課題】 構成を簡易にしたタイミングリカバリー回路を提供する。
【解決手段】 クロック入力信号に対するデータ入力信号の位相差を検出して位相差信号を出力すると共に異常時に異常信号を出力する位相比較器１００と、ＶＣＸＯ１０９の制御電圧の中間値若しくはその付近の値の電圧が定電圧として供給され、平滑化された位相差信号と定電圧とを比較し、両信号の差分によりクロック入力信号に対するデータ入力信号の位相が進んでいる場合は位相を遅らせる制御電圧を、位相が遅れている場合は位相を進める制御電圧をＶＣＸＯ１０９に出力するオペアンプ１０５と、オペアンプ１０５の位相差信号が入力される端子とＶＣＸＯ１０９の入力端子との接続を制御し、異常信号によって接続をオンにするスイッチとを有するタイミングリカバリー回路である。 （もっと読む）

【課題】出力バッファを必要とせずに多相クロックの位相状態の検出を可能にする半導体集積装置を提供する。
【解決手段】半導体集積回路１Ａは、集積化された論理演算回路１２、クロック生成器１０、中継回路１１および信号生成部１３を有する。クロック生成器１０は、多相クロックＭＰ０を生成する。中継回路１１は、当該生成された多相クロックＭＰ０を論理演算回路１２に分配する。信号生成部１３は、当該分配された多相クロックＭＰ１の位相状態を検出し、当該検出された位相状態に基づいて多相クロックＭＰ１の位相誤差を表す電圧値を持つアナログ電圧信号ＬＶ０，ＬＶ１を生成する。 （もっと読む）

位相デジタル変換器と、完全デジタル位相ロックループと、完全デジタル位相ロックループを有する装置とについて、本明細書で説明する。位相デジタル変換器は、時間デジタル変換器を駆動する位相周波数変換器を含む。時間デジタル変換器は、位相周波数変換器によって出力された位相差の絶対値と符号とを判断する。時間デジタル変換器は、タップ付き遅延線とループフィードバックカウンタとを利用して、ループ追跡プロセスによくある小さいタイミング差およびループ収集プロセスによくある大きいタイミング差の測定を可能にする。タップ付き遅延線は、基準期間の部分の測定を可能にし、基準クロックの速度に関する要件を低減することによって位相デジタル変換器のより低電力の動作を可能にする。
（もっと読む）

【課題】電源電圧のリップルが信号処理回路に及ぼす影響を低減する。
【解決手段】第１信号処理回路１０は、第１信号Ｓ１に所定の信号処理を施し、その特性値に変化を与えて第２信号Ｓ２を出力する。第２信号処理回路１２は、第２信号Ｓ２に所定の信号処理を施し、その特性値に変化を与えて第３信号Ｓ３を出力する。第１、第２スイッチング電源２０、２２はそれぞれ、第１、第２信号処理回路１０、１２に対し電源電圧Ｖｄｄ１、Ｖｄｄ２を供給する。第１信号処理回路１０が第１信号Ｓ１の特性値に与える変化量と、第２信号処理回路１２が第２信号Ｓ２の特性値に与える変化量はそれぞれ、電源電圧Ｖｄｄ１、Ｖｄｄ２に対する依存性を有する。第１、第２スイッチング電源２０、２２の位相はそれぞれ、第１信号Ｓ１の特性値の変化量とその目標値との誤差と、第２信号Ｓ２の特性値の変化量とその目標値との誤差がキャンセルするように設定される。 （もっと読む）

【課題】大きな回路規模を必要とすることなく、有理数分周した出力クロック信号のサイクル時間変動を抑制するとともに、分周時に出力クロック信号の位相を調整する。
【解決手段】クロック選択制御回路１００により、入力クロック信号のサイクルごとに、分周比に応じた一定サイクル時間を有する基準分周クロック信号と入力クロック信号との位相関係を示す位相計算値１１１を計算するとともに、位相調整信号に応じてその値を増減し、この位相計算値１１１に基づいて、出力動作のうち、基準分周クロック信号の位相と近いクロック信号を生成するための出力動作を指示する制御信号１０２，１０３を生成する。クロック選択回路１０１により、制御信号１０２，１０３に基づいて、入力クロック信号のクロックパルスをそのまま非反転で出力するか、反転して出力するか、マスクして出力しないか、のいずれかの出力動作を選択して実行することにより、出力クロック信号を生成する。 （もっと読む）

【課題】通信機などが必要とする発振装置の発振周波数範囲の広帯域化が、簡単な構成で精度よく行えるようにする。
【解決手段】８ＧＨｚから１２ＧＨｚなどの第１の周波数帯域幅の可変範囲を持つ低位相雑音な発振手段と、発振手段の発振出力を分周する周波数分周器とを備える。発振手段が出力する発振信号の周波数と、周波数分周器で分周する分周比を制御して、周波数分周器の出力周波数を、発振手段の発振周波数以下の周波数で、第１の周波数帯域幅と同じかそれ以上の周波数帯域幅で可変設定される所望の周波数とする制御を行う。 （もっと読む）

低電流差分信号活動検出器回路は、１組の差分入力線に付加されるより小さな差分信号を検出しつつ、同一の１組の差分入力線上の大きな同相信号を除去するように、構成され得る。前記検出回路は、トランスリニア・バッファを含み得る。前記トランスリニア・バッファは、前記バッファ入力および前記バッファ出力において前記差分入力信号によって駆動される。これにより前記検出回路の前記入力を駆動する前記差分信号は、前記バッファ出力デバイスを通じて半波整流され得、検出された出力を提供するようにフィルタリングされ得る。同相信号が付加されると、前記バッファの入力および出力は相互に追跡し合い、前記出力デバイス内において整流される電流は無く、これにより、同相信号は除去される。前記検出回路は、２つのバッファと共に構成することもできる。これらの２つのバッファの出力は、共通ノードに連結され、各バッファ入力は、前記差分入力信号のうちそれぞれ１つによって駆動される。これにより前記検出回路の前記入力を駆動する前記差分信号を、前記２つのバッファの前記出力デバイスを通じて全波整流することができ、検出された出力を提供するようにフィルタリングすることができる。前記２つのバッファは、対称構造で構成することができ、これにより、前記バッファの前記出力が共通ノードに連結された際に同相信号を除去することが可能になる。
（もっと読む）

【課題】不感帯が少なく高速安定動作が可能なフリップフロップ回路を提供すること。
【解決手段】本発明は、データ信号Ｄと、立ち上がり遅延クロック信号ＣＫｄとを入力し、データ信号Ｄの立ち下がりと立ち上がり遅延クロック信号ＣＫｄの立ち下がりとによって内部ノードＮＣの信号を立ち上げる第１のラッチ回路Ｌ１と、内部ノードＮＣの信号とクロック信号ＣＫとを入力し、内部ノードＮＣの信号が立ち上がっている状態でクロック信号ＣＫが立ち下がるタイミングにより内部ノードＸの信号を立ち下げる第２のラッチ回路Ｌ２と、内部ノードＸの信号とクロック信号ＣＫとを入力し、クロック信号ＣＫが立ち上がっている状態でのデータ信号Ｄを保持する出力信号を生成するための第３のラッチ回路Ｌ３と、内部ノードＮＣの信号を立ち上がり遅延クロック信号ＣＫｄによってプルダウンさせるプルダウン回路ＰＤとを備えるフリップフロップ回路である。 （もっと読む）

【課題】クロック同期システムに用いる位相比較器として、次段のカウンタに影響を与えることなく、クロックの同期がとれた際に確実にロックをかけること。
【解決手段】本発明は、基準クロックの位相に対する比較クロックの位相のずれを検出する第１の位相比較部Ｋ１ａと、基準クロックおよび比較クロックのいずれか一方について所定時間遅延または進んだ状態での両クロックの位相のずれを検出する第２の位相比較部Ｋ１ｂと、第１の位相比較部Ｋ１ａの出力と第２の位相比較部Ｋ１ｂの出力との論理積を位相ずれの検出結果として出力する論理積部ＡＮＤ１とを備える （もっと読む）

【課題】 エージング時に使用可能な同期逓倍クロック発生回路を提供することである。
【解決手段】 可変ディレイヤを用いた発振回路と、カウンタを用いた発振周波数制御回路とを有し、入力クロック周波数の逓倍の周波数のクロックを発生するクロック発生回路において、上記発振回路を入力クロックに同期させて動作させることで、入力クロックと同期した逓倍クロックを発生させる。 （もっと読む）

【課題】低消費電力化に適したＡＶＳ技術又はＤＶＳ技術を実現した半導体集積回路を提供すること。
【解決手段】半導体集積回路は、クリティカル・パスを形成する第１のフリップ・フロップ、組み合わせ回路及び第２のフリップ・フロップと、前記組み合わせ回路の後段に設けられる第１の遅延回路及び第３のフリップ・フロップと、前記組み合わせ回路の後段に設けられる第２の遅延回路及び第４のフリップ・フロップと、第２のフリップ・フロップの出力と第３のフリップ・フロップの出力とを比較する第１の比較回路と、第２のフリップ・フロップの出力と第４のフリップ・フロップの出力とを比較する第２の比較回路と、これら比較回路の出力に応じて、前記組み合わせ回路に供給される電源電圧を制御する制御回路とを備える。なお、第１の遅延回路による遅延時間と第２の遅延回路による遅延時間は異なる。 （もっと読む）

【課題】ソフトシャットダウン機能を有するパワーデバイスドライブ装置の出力端子とパワーデバイスを接続する信号線を短縮化する。
【解決手段】パワーデバイスドライブ装置５０には、光結合部１とパワーデバイスドライブ回路部２が設けられる。パワーデバイスドライブ回路部２には、ドライバ部２１、ディセイブル回路２２、Ｉ／Ｖ変換回路２３、サンプルホールド回路２４、ソフトシャットダウン回路２５、制御端子ＰＤｉｓｂ、Ｖｃｃ端子ＰＶｃｃ、Ｖｏ端子ＰＶｏ、及びＶｓｓ端子ＰＶｓｓが設けられる。ＩＧＢＴ４の短絡等の異常事態が発生したとき、制御信号Ｓｓｅｔがディセイブル状態となる。ディセイブル状態の制御信号Ｓｓｅｔがディセイブル回路２２に入力され、出力部から出力される信号がＨｚ状態となり、ソフトシャットダウン回路２５のＮｃｈ ＭＯＳトランジスタＮＭＴ３が“ＯＮ”しＩＧＢＴ４をソフトシャットダウン状態にする。 （もっと読む）

【課題】受光素子にて検知されたパルス光の波長が判別可能であり、外乱光による影響をさらに低減し、検出精度の高い物体検出回路を実現する。
【解決手段】物体検出回路１は、パルス変調された光を照射する発光素子１２と、被検出物体の有無に応じて発光素子１２からの出力パルス光を受光する受光素子１３と、受光素子１３にて検知されたパルス光の波長を判別する信号検出回路１９とを備える。 （もっと読む）

【課題】定電流型ヒステリシスコンパレータと電圧型ヒステリシスコンパレータの２つの機能を有し、回路規模を削減できるコンパレータ回路を提供する。
【解決手段】定電流の供給可能な定電流源１２と、入力端子ＩＮ１及びＩＮ２から与えられる信号を比較するコンパレータ１１と、一端が接地された抵抗Ｒ１と、一端が抵抗Ｒ１の他端、定電流源１２及び入力端子ＩＮ２に接続された抵抗Ｒ２と、抵抗Ｒ２の他端に電源電圧ＶＤＤを印加可能なスイッチＳ１と、一端が定電流源１２に接続され、他端が出力ドライバ１３に接続された抵抗Ｒ３と、コンパレータ１１の出力に基づいて抵抗Ｒ３の前記他端を接地するか否か切り替えるスイッチＳ２と、スイッチＳ１及び定電流源１２のオン・オフ制御を行い、定電流源１２をオンさせる時はスイッチＳ１をオフし、スイッチＳ１をオンする時は定電流源１２をオフする制御部１０と、を備える。 （もっと読む）

【課題】被測定信号の位相を、基準信号の位相に精度よく合わせることができる位相調整回路を提供する。
【解決手段】被測定信号の位相を調整する位相調整回路であって、トリガ信号を生成するトリガ発生部と、基準信号を受け取り、共通の前記トリガ信号のタイミングで、被測定信号および基準信号を測定し、被測定信号および基準信号のそれぞれの信号レベルの差分に応じた測定結果を出力するレベル比較部と、レベル比較部が出力する信号レベルの差分が略零となるように、被測定信号の位相を調整する信号位相調整部とを備える位相調整回路を提供する。 （もっと読む）

【課題】安価に構成することができる同期クロック生成回路を提供する。
【解決手段】角度検出器１０の出力する２相の角度信号Ｓ１とＳ２を、第１二乗回路１１と第２二乗回路１２でそれぞれ二乗し、それぞれの二乗信号を加算回路１４で加算し、加算回路１４の出力信号の直流成分をフィルタ１６で除去する。フィルタ１６の出力信号と基準電位とを比較するコンパレータ１８で矩形波に変換し、その矩形波の位相を移相器２０で所定量遅らせる。移相器２０の出力信号を、同期化分周回路２２で角度検出器１０に供給する励磁信号に同期して１／２分周して同期クロックＳＱ３を得る。 （もっと読む）

【課題】量産テストでの使用に適したイコライザのテスト回路および集積回路の評価システムを提供する。
【解決手段】テスト回路１は、擬似乱数データ生成部１１が、擬似乱数データを生成し、重み付け係数生成部１２が、符号間干渉の干渉強度設定用の重み付け係数を生成し、擬似符号間干渉データ生成部１３が、擬似乱数データのビット系列に応じて擬似乱数データに擬似的な符号間干渉を発生させ、重み付け係数により振幅を変化させた擬似符号間干渉データを生成し、ドライバ１４が、生成された擬似符号間干渉データを差動信号として出力する。比較部１５は、イコライザ１００の出力をサンプリング回路２００によりサンプリングしたデータを、符号間干渉発生前の元の擬似乱数データと比較し、カウント部１６が、比較部１５により検出された不一致の数をカウントする。 （もっと読む）

【課題】伝送速度の判定を高速に行う。
【解決手段】入力端子１への入力信号に含まれるプリアンブル信号のパターン周期の整数倍に相当する遅延差をもつ２つの信号を生成する遅延素子２，３と、該遅延素子２，３から出力する前記２つの信号の論理を比較する一致検出回路４と、該一致検出回路４の出力信号を積分する積分回路６と、該積分回路６で得られた信号を閾値Ｖrefと比較して判定結果を出力する比較回路７とを備える。 （もっと読む）

【課題】２つの信号の位相比較結果を確実に保持できる位相比較器を提供する。
【解決手段】２つの信号ＣＭＰ、ＲＥＦの位相を比較して、その位相関係を出力する比較部１０と、比較部より出力される位相比較結果を入力信号として受信し信号ＯＵＴとして出力するホールド回路３０と、比較部の出力に基づいて位相比較結果が確定したか否かを判定し、位相比較結果が確定したと判定した場合にホールド信号Ｃを出力するホールド信号生成部２０とを備え、ホールド回路は、ホールド信号が出力されている期間は前記入力信号を保持するようにして、比較部による位相比較結果が確定する前に状態が保持されることを防止し、位相比較結果を確実に保持できるようにする。 （もっと読む）

デジタルPLL（DPLL）、時間／デジタル変換器（TDC）および制御ユニットを含む。TDCは、位相情報を量子化するために、短い時間の間、周期的に有効され、電力消費を削減するために、残り時間の間、無効にされる。TDCは、第1のクロック信号と第1の基準信号を受信し、第1のクロック信号と第1の基準信号との位相差を示す出力をTDCに提供する。制御ユニットは、主基準信号に基づいてイネーブル信号を生成し、イネーブル信号でTDCを有効および無効にする。ある設計において、制御ユニットは、第1の基準信号および第2の基準信号を獲得するために、主基準信号を遅らせ、主基準信号および第2の基準信号に基づいてイネーブル信号を生成し、TDCに対する第1のクロック信号を獲得するために、イネーブル信号で主クロック信号をゲートする。 （もっと読む）