【課題】簡便な冶具や計測器を用いて多相出力を有するＶＣＯにおける出力クロック信号間の位相差を容易に測定、評価することができるＶＣＯ位相テスト回路を実現する。
【解決手段】本発明のＶＣＯ位相テスト回路は、基準となるクロック信号ＴＰ０が第１の入力に接続され、ＴＰ０と周期が同じで位相が異なるクロック信号ＴＰ１〜ｎが第２の入力に接続され、ＴＰ０とＴＰ１〜ｎとの間のそれぞれの位相差に対応するパルス幅を持ちＴＰ０と周期が同じパルス信号ＰＷＭ１〜ｎを生成するＰＷＭパルス生成回路１１と、ＰＷＭ１〜ｎが入力され、ＰＷＭ１〜ｎのパルス幅に対応した電圧のＤＣ電圧ＤＣＬ１〜ｎを生成するローパスフィルターＬＰＦ１〜ｎと、ＤＣＬ１〜ｎが所定の電圧範囲にある場合に有効となる判定結果信号ＯＵＴを生成する合否判定回路１２を有する。 （もっと読む）

【課題】高速動作するクロック・データリカバリのための正確なクロック信号を生成するクロック生成回路を提供する。
【解決手段】クロック生成回路は、第１入力電圧に応じて第１周波数信号を出力する第１電圧制御発振回路と、第２入力電圧に応じて第２周波数信号を出力する第２電圧制御発振回路と、制御信号を受け取り、第１周波数信号と第２周波数信号との位相差が制御信号に応じた値になるように第１入力電圧と第２入力電圧とを制御する位相調整回路と、第１周波数信号に同期して受信信号を検出して出力する第１判定回路と、第２周波数信号に同期して受信信号を検出して出力する第２判定回路と、第１判定回路の出力と第２判定回路の出力とに基づいて受信信号の位相を検出し、その位相検出の結果に応じて第１入力電圧と第２入力電圧とを制御する位相検出器とを含む。 （もっと読む）

【課題】消費電力を低減し誤動作の少ない受信回路を提供する。
【解決手段】プリアンブルを含む変調されたディジタル信号を受信する受信装置２１０と、検波回路２２０によるベースバンド信号Ｓ１と基準信号Vrefを比較するコンパレータ２５０と、ベースバンド信号Ｓ１の積分回路２４０と、積分回路２４０からの平均値信号Ｓ２に基づく信号Ｓ３を生成する下側ヒステリシス電圧生成回路２６０と、平均値信号Ｓ２に基づく信号Ｓ４／Ｓ５を生成する上側ヒステリシス電圧生成回路２７０と、コンパレータ２５０からのディジタル信号Ｄｏｕｔに基づき、信号Ｓ３または信号Ｓ４／Ｓ５を選択しこれを基準信号Vrefとする選択回路２８０と、コンパレータ２５０からのディジタル信号のパルス数を計数し信号Ｑを出力するパルス検出カウンタ２９０と、信号Ｑに基づく信号Ｓ４／Ｓ５の電圧レベルを可変する電圧と、信号を処理するディジタル回路とを有する。 （もっと読む）

【課題】 積層された演算ＬＳＩ間の通信及び演算を同期化することで、システム全体の性能向上を図る。
【解決手段】 積層されたＣＯＭＬＳＩ及びＬＧＬＳＩ１は、水晶発振器クロック信号を逓倍するＰＬＬ、クロック信号を分配するクロックパルスジェネレータ、フリップフロップ回路を具備する。ＬＧＬＳＩ１は、クロック位相比較器（ＣＭＰ）、ディレイコントローラ（Ｄｅｌａｙ＿ＣＴＬ）、ディレイチェイン（Ｄｅｌａｙ＿Ｃｈａｉｎ）からなるＤＬＬ回路を具備する。ＣＯＭＬＳＩとＬＧＬＳＩ１の通信及び演算を同期させるため、ＣＯＭＬＳＩから同期用基準クロック信号が貫通電極（ＴＶＣＬＫ）を介してＬＧＬＳＩ１に送信される。ＤＬＬ回路により、ＬＧＬＳＩ１の内部クロック信号はＣＯＭＬＳＩから同期用基準クロック信号に同期する。 （もっと読む）

【課題】高帯域幅且つ低ジッタで、差動信号からトリガ信号を発生する。
【解決手段】差動信号源２０１からの差動信号が抵抗減衰器２１９、２２０を介して比較器２１１の非反転入力端及び反転入力端に供給される。電圧源２０３、２０４からの差動しきい値電圧レベルが終端抵抗器２０７、２０８を介して比較器２１１の非反転入力端及び反転入力端に供給される。比較器２１１は、非反転入力端及び反転入力端の電圧が交差したときに、トリガ出力端２１４からトリガ信号を発生する。 （もっと読む）

【課題】 自走発振器のロックを検出するシステム及び方法を提供することである。
【解決手段】 ＦＲＯサンプラー１１０の出力がサンプルストレージメディア１２０の入力にカップリングされ、パターン検出ロジックが、サンプルストレージメディアを１つ以上のパターン検出器１３０に作動上カップリングしてサンプルにアクセスし又はサンプルを入手する。パターン検出器が、保存サンプル１〜Ｎを、保存サンプル（Ｎ＋１）〜２Ｎと比較してその等値性を調べ、サンプル１と４が同値を含み、サンプル２と５が同値を含み、サンプル３と６が同値を含むことを発見すると、サンプル１、２、３がサンプル４、５、６と同じパターンの反復であると見なされる。 （もっと読む）

【課題】広帯域の周波数範囲におけるどの周波数の基準クロックを受けてもロックする時間を短くできるクロック生成回路を簡易な回路構成で実現。
【解決手段】基準クロックを第１の個数の電圧制御遅延素子１２−1〜１２−Ｎで遅延させて第１の遅延クロックを生成し、第２の個数の電圧制御遅延素子１２−1〜１２−Ｋで遅延させて第２の遅延クロックを生成する遅延部１１と、前記基準クロックの位相と前記第１の遅延クロックの位相とを比較する位相比較部２１と、遅延制御電流を出力するチャージポンプ２２と、遅延制御部２３と、前記基準クロックの位相と前記第２の遅延クロックの位相とを比較し、前記基準クロックと前記第１の遅延クロックとの位相差を判定する判定部１３ａと、前記位相差が閾値より大きい場合、前記遅延制御電流が第１の値になり、前記閾値以下の場合、前記第１の値より小さい第２の値になるように制御するチャージ制御部１３ｂとを備える。 （もっと読む）

【課題】感度関数と相補感度関数の両方が低減されたＰＬＬ回路を提供する。
【解決手段】本発明のＰＬＬ回路１０は、一般的なＰＬＬ回路の構成を備えた第１ループ５０と、相補感度関数を低減するための第２ループ５２とを備えて構成されている。第１ループ５０では、周波数が高い基準クロック３４を用いて比較部１４にて位相比較を行うことにより、感度関数を下げている。そして、第２ループ５２からの出力により電流補償部１６にて電流値を補完することにより、相補感度関数を下げている。 （もっと読む）

【課題】製造プロセスのマージンを削ることなく、オフセットの補正が可能なラッチ型コンパレータ、及びこれを用いた、オフセットの補正が可能な多値論理の復調回路を提供する
【解決手段】本発明によるラッチ型コンパレータは、クロスカップルされた２つのＣＭＯＳインバータからなるフリップフロップを含み、フリップフロップの４個のトランジスタの各々のソースと電源／接地間には伝達トランジスタを介して抵抗と設定電流可変の定電流源が接続され、フリップフロップの差動出力は各々伝達トランジスタを介して差動入力に接続され、全ての伝達トランジスタのゲートは、差動クロック入力のいずれかに接続されていることを特徴とする。 （もっと読む）

【課題】カウント動作を高速でも容易に行えるようにすること。
【解決手段】Ａ相パルスの前パルスエッジとＢ相パルスの前パルスエッジとのエッジ位相差と、Ａ相パルスの後パルスエッジとＢ相パルスの前パルスエッジとのエッジ位相差とを検出し、上記両エッジ位相差の比率を演算し、上記エッジ位相差比率に対応して割り当てられたカウント値を演算する２相カウンタ。 （もっと読む）

【課題】安定した動作を容易に実現することができるデータ復元回路を提供する。
【解決手段】データ復元回路は、データ列を表す入力アナログ信号をクロック信号に同期してアナログデジタル変換することにより、前記データ列のデータ間隔より短い間隔でサンプルしたデジタルコードの列を生成するアナログデジタル変換器と、前記デジタルコードが値を取り得る範囲の略中心にある所定のコード値の位置と前記デジタルコードの列を補間して得られる線分とが交差するクロス点の位置を前記デジタルコードの列から算出する位相検出器と、前記クロス点の位置に基づいて前記データ列のデータ中心点の推定位置を求める位相推定器と、前記クロス点の位置と前記データ中心点の推定位置とに基づいて前記デジタルコードの列からデータ判定値の列を抽出するデータ判定部とを含む。 （もっと読む）

【課題】 本発明の目的は、入力される２つの信号の位相差だけでなく周波数の差まで検出することができるタイム/デジタルコンバーター及びこれを用いるデジタル位相ロックループを提供することを目的とする。
【解決手段】 タイム/デジタルコンバーターが開示される。本タイム/デジタルコンバーターは、第１信号及び第２信号を受信し、直列接続された複数の遅延素子を用いて第２信号を段階的に遅延させ、遅延された第２信号と第１信号とを比較して第１信号に対する第２信号の位相エラーを出力するコンバーターと、第１信号及び複数の遅延素子のノードのうち一つのノードから第３信号を受信し、第１信号及び第３信号に対する位相差を出力する位相周波数検出器と、位相周波数検出器の出力信号と第２信号を用いて、第１信号に対する第２信号の周波数エラーをデジタルコードに出力する周波数検出器と、を含む。これにより、本タイム/デジタルコンバーターは入力される２つの信号間の位相差だけでなく周波数の差まで検出することができる。 （もっと読む）

【課題】本発明は、入力信号のデューティ比や周波数、温度、電源電圧、プロセスによらず、出力信号のデューティ比を補正することが出来るデューティ補正回路、及びデューティ補正方法を提供することを課題とする。
【解決手段】コモンモード比較回路１３からのフィードバック信号により、レベルシフト回路１１はレベルを補正する。またコモンモード比較回路１５からのフィードバック信号により、ＴｒＴｆ制御回路１２は、信号のエッジの角度を補正する。 （もっと読む）

【課題】外的要因による誤動作を防止して確実な信号伝達を行うレベルシフト回路。
【解決手段】第１電圧レベルを第１電圧レベルとは異なる第２電圧レベルに変換するレベルシフト回路であって、第２電圧レベルの論理電圧状態をセットするセット信号を送信するセットレベル回路21と、第２電圧レベルの論理電圧状態をリセットするリセット信号を送信するリセットレベル回路22と、第２電圧レベルでセット信号及びリセット信号を検出するための基準値を設定する基準レベル回路C3とを有し、セットレベル回路とリセットレベル回路と基準レベル回路との各々は、それぞれコンデンサC1〜C3を介して第１電圧レベルから第２電圧レベルに信号を伝達する。 （もっと読む）

【課題】ジッタ信号に対応したジッタ付加信号を出力できるジッタ発生装置を実現することを目的にする。
【解決手段】本発明は、ジッタ信号を増幅する増幅回路と、基準信号が入力され、増幅回路の出力によりジッタを付加する第１のＰＬＬ回路と、基準信号が入力される第２のＰＬＬ回路と、第１、第２のＰＬＬ回路の出力を位相比較する位相比較回路と、ジッタ信号を平滑する第１の平滑回路と、位相比較回路の比較結果を入力し、平滑する第２の平滑回路と、第１、第２の平滑回路の出力を比較し、増幅回路の増幅を制御する電圧差比較回路とを備えたことを特徴とするものである。 （もっと読む）

【課題】電力効率を向上させる。
【解決手段】クロック信号ＣＬＫに同期して動作する２つの同期動作回路１１、１２間を並列形態で接続して信号伝送可能とされる複数の遅延路１３ａ、１３ｂ、・・１３ｎと、複数の遅延路１３ａ、１３ｂ、・・１３ｎにおけるそれぞれの遅延時間を検出する遅延検出部１４と、遅延検出部１４の検出結果に基づいて複数の遅延路１３ａ、１３ｂ、・・１３ｎの内の一の遅延路を選択し、選択した一の遅延路以外における信号伝送を阻止するように制御する制御部１５と、を備える。 （もっと読む）

【課題】デューティ補正回路のロッキングタイムを減らし、正確なデューティの補正が可能となり、多様な周波数のクロックについてデューティ補正を可能にするデューティ補正回路を提供すること。
【解決手段】本発明に係るデューティ補正回路は、デューティ調節コードＣ＜１：５＞に応答して入力クロックＣＬＫ、ＣＬＫＢのデューティを調節した出力クロックＣＬＫ＿ＯＵＴ、ＣＬＫＢ＿ＯＵＴを生成するデューティ調節部１１０と、前記出力クロックのハイパルス幅とローパルス幅の差異を測定してその差異値Ｓ＜１：４＞を出力するデューティ感知部１２０と、前記差異値を累積して前記デューティ調節コードを生成する累積部１３０とを備える。 （もっと読む）

【課題】出力クロック信号のジッターを低減し、デューティサイクル分解能を改善するための回路の提供。
【解決手段】最小のジッターを備えたクロック信号を合成するためのカウンターは、出力クロックの立ち上がりエッジを入力クロック信号の立ち上がりエッジまたは立ち下がりエッジによりトリガーしなければならないかどうかを決定するために、さらに、出力クロックの立ち下りは、入力クロック信号の立ち下りの立ち上がりエッジまたは立ち下りによりトリガーしなければならないかどうかを決定するために進行中のカウントを分析する。カウンターはＭ／Ｎ：Ｄカウンターとして実施してもよい。このカウンターにおいて、位相アキュムレーターは所定の値と比較され、出力クロック信号の立ち上がりエッジおよび立ち下りを選択する。 （もっと読む）

【課題】本発明は、短いロッキングタイムを有する多相ＤＬＬ回路及びその制御方法を提供する。
【解決手段】本発明のＤＬＬ回路は、 基準クロックを遅延させてＤＬＬクロックを生成するが、制御電圧のレベルに応じて遅延量を調整する遅延手段；制御電圧の初期レベルを制御し、検出イネーブル信号を生成する初期動作制御手段；及び、検出イネーブル信号に応じて前記基準クロック及びＤＬＬクロックの位相を比較して、制御電圧を生成する遅延制御手段を含むことを特徴とする。 （もっと読む）

【課題】 ラッチ回路がノイズによって誤動作することがある。
【解決手段】
信号処理装置は、セットパルス発生回路３と、リセットパルス発生回路５と、ラッチ回路４との他に補正セットパルス形成回路３０を有する。補正セット信号形成回路３０は、セットパルスからリセットパルスまでの時間幅にほぼ対応する補正セット信号を形成してラッチ回路４に送る。ラッチ回路４はノイズによってリセットされても補正セット信号によって再びセットされる。 （もっと読む）