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Fターム[5J039KK26]の内容

パルスの操作 (9,993) | 回路要素 (4,666) | シフトレジスタ (65)

Fターム[5J039KK26]に分類される特許

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【課題】ジッタ耐性検査における検査コストの低減を図りつつ、入力される主信号の特性劣化を抑制できる半導体集積回路を提供する。
【解決手段】半導体集積回路101は、主信号にジッタ信号が付加されてなる検査信号を生成する機能を有し、ジッタ信号の基となる信号を生成するジッタ信号生成部50と、電源線Vccと接地線GNDとの間に介在し、電源線Vccからの電力供給を受けて外部からの主信号を増幅して出力するバッファ回路10と、電源線Vccとバッファ回路10との間およびバッファ回路10と接地線GNDとの間に介在し電源線Vccからバッファ回路10への供給電力をジッタ信号の基となる信号の大きさに基づいて変化させることにより主信号にジッタ信号を付加するジッタ信号付加部30とを備える。 (もっと読む)


【課題】本発明は単一半導体装置を構成する複数個のチップでヒューズ信号を伝送できる半導体装置を提供する。
【解決手段】半導体装置は伝送制御信号生成部と、ヒューズ信号伝送部と、受信制御信号の生成部と、ヒューズ信号の受信部を備える。前記伝送制御信号生成部は、クロック信号を受信して複数個の分周クロック信号を生成し、前記複数個の分周クロックから伝送制御信号を生成する。前記ヒューズ信号の伝送部は前記伝送制御信号に同期してヒューズ信号を伝送する。前記受信制御信号生成部は前記クロック信号を受信して前記複数個の分周クロック信号を生成し、前記複数個の分周クロックから受信制御信号を生成する。前記ヒューズ信号受信部は前記受信制御信号に同期して前記ヒューズ信号を受信する。 (もっと読む)


【課題】オフセットキャンセル動作において発生する消費電力を低減可能なコンパレータを提供する。
【解決手段】差動入力信号を受ける一対のMOSトランジスタのドレインと高電位電源線に接続し、一対のMOSトランジスタのドレインに接続する差動出力ノード間の電位差を増幅し、増幅後の電位を差動出力ノードに保持する増幅部と、差動出力ノード間の電圧増幅時に、差動出力ノードにキャンセル電流を流し、増幅部による増幅動作後に、一対のMOSトランジスタのドレイン電圧に応じて差動出力ノードへのキャンセル電流の流入を遮断するキャンセル回路と、差動入力信号の一方の信号の電位を他方の信号の電位と等しく設定し、差動出力ノード間の電位差を増幅したときに、差動出力ノード間の電位が、キャンセル電流を注入する前に比較し、キャンセル電流の注入後に逆転するように、キャンセル電流を設定するコントローラと、を備える増幅回路。 (もっと読む)



【課題】画像形成装置のチャタリング防止手段の消費電力が必要以上に高くならないようにする。
【解決手段】画像処理装置において、入力手段の操作に応じて生成される操作入力信号の波形を、入力されるクロック信号に基づき整形するチャタリング防止手段1012と、前記操作入力信号のチャタリング時間を操作入力毎に計測する処理手段1013と、チャタリング防止手段1012に入力するクロックを生成及び変更するクロック変更手段1015とを有し、前記計測したチャタリング時間が設定した遅延時間内でかつ所定の時間以下であるとき、前記クロック変更手段1015のクロック周波数をより低い周波数に変更する。 (もっと読む)


【課題】 外部から瞬間的なパルスが入力されてもレジスタ等を復旧することが可能な半
導体回路及び半導体回路装置を提供する。
【解決手段】 外部と入出力情報を受け渡す端子部21aと、前記端子部21aの入力電
圧と、第1の参照電圧とを比較し、前記端子部21aの入力電圧が前記第1の参照電圧よ
り高い場合に、第1の信号を送信する第1のI/Oディテクタ部21bと、前記第1の信
号を受信した場合に、リセット信号を送信するリセット部24と、I/Oディテクタ部2
1bからの信号をラッチするラッチ部を具備することを特徴とする半導体回路。 (もっと読む)


【課題】 駆動中の論理ゲートを減らして消費電力を少なくし、クロックが通る論理ゲート数を減らしてクロック遅延を短くしたパルスエッジ選択回路と、それを使ったパルス生成回路、サンプルホールド回路及び固体撮像装置を提供する。
【解決手段】 パルスエッジ選択回路が、複数のクロックから1つのクロックを選択して通過させる入力段と、前記1つのクロックをエッジ検出回路に出力する出力段とを有し、クロックの立ち下がりエッジを検出して、第1のクロックの立ち下がりエッジで立ち上がり、第2のクロックの立ち下がりエッジで立ち下がるパルスを生成するエッジ検出回路の場合に、前記出力段は、複数の入力端を有する複数のNORゲート及び複数の入力端を有する複数のNANDゲートを交互に組み合わせて接続されており、前記第1及び第2のクロックを出力する出力ゲートにはNORゲートが使用される。立ち上がりエッジでパルスを生成する場合、出力ゲートにはNANDゲートが使用される。 (もっと読む)


【課題】基準クロックに位相同期したクロックを出力するクロック位相同期回路に関し、長期間安定化及び入力擾乱影響を緩和する。
【解決手段】リファレンス入力a位相に同期した電圧制御発振器1の出力信号dを得る為のクロック位相同期回路であって、リファレンス入力aの周波数と電圧制御発振器1の出力信号dの周波数とを一致させて位相比較器3により所定のタイミング毎に位相比較した位相差検出信号bを入力し、それを所定期間順次記憶するメモリ等の記憶手段と、所定期間毎の位相差検出信号の差を位相変動量として求め、位相変動量が許容範囲内の場合は、その位相変動量に対応した電圧制御発振器1の制御電圧に変換し、許容範囲内でない場合は、前回の位相変動量に対応した制御電圧又は自走状態となる制御電圧として、電圧制御発振器1に制御電圧cを入力する演算処理手段とを備えている。 (もっと読む)


【課題】電流消耗を減少させることができる内部コマンド生成回路を提供する。
【解決手段】本発明の内部コマンド生成回路は、読出しまたは書込み動作のためのコマンドを受信して、所定の周期で発生する複数のパルスを含む第1バーストパルスを生成するバーストパルス発生部と、前記第1バーストパルスをシフトして内部コマンドを生成するパルスシフト部と、を含み、前記内部コマンドは、バースト終了信号またはバーストコマンドのパルスが入力されるとディセーブルされる。 (もっと読む)


【課題】
複数出力の、且つそれぞれの出力が異なる値の1/fゆらぎ信号を発生させ、複数の白熱電球やLED素子の発光をそれぞれに接続された1/fゆらぎ信号によって駆動し、イルミネーション効果を実現する。
【解決手段】
複数段のLFSR(リニアフィードバックシフトレジスタ)で構成されたGold系列の乱数発生回路において、各LFSR段のシフトレジスタ中の任意のレジスタのビット出力の値を、排他的論理和素子で構成された複数の加算器で加算し、それぞれの加算器の出力をシリアル−パラレル変換器に入力し、パラレルビットの値として、複数の乱数値を同時に出力
し、複数のデジタル・フィルタに入力し、複数の個々異なる1/fゆらぎ信号を同時に発生させることができる。 (もっと読む)


【課題】短時間に電源電圧を最適値に制御することが可能な半導体集積回路装置を提供することである。
【解決手段】本発明にかかる半導体集積回路装置100は、ターゲット回路2と、ターゲット回路2に電源電圧を供給する電圧供給回路4と、電圧供給回路4の出力電圧を制御する制御回路3と、ターゲット回路2に供給される電源電圧の電圧値を予測する目標電圧予測回路1とを備える。制御回路は、ターゲット回路2の要求動作周波数が第1の動作周波数から第2の動作周波数に変化した際に、電圧供給回路4の出力電圧を所定の電圧値だけ変化させる。目標電圧予測回路1は、所定の電圧値の変化にともなうターゲット回路2の動作周波数の変化量を検出すると共に、動作周波数の変化量と所定の電圧値との関係に基づいて目標電圧値を算出する。電圧供給回路4は、ターゲット回路2に目標電圧値の電源電圧を供給する。 (もっと読む)


【課題】一定の変調周期で周波数が複数の周波数レベルに亘って変調されたスペクトラム拡散クロックに対して、そのスペクトラム拡散クロックの上記周波数レベルを検出することのできるスペクトラム拡散クロックの周波数レベル検出方法及びスペクトラム拡散クロックの周波数レベル検出装置の提供。
【解決手段】パルス発生回路48は、基準クロックの計数値と設定レジスタ46に記憶された値とを比較することで一定期間毎にパルスを発生する。その一定期間にスペクトラム拡散クロックSSC_CLKを計数して得られたSSCカウント値をカウンタバッファ51に保持して、設定レジスタ53に記憶された各種閾値と比較回路55を介して比較することにより、その時点におけるスペクトラム拡散クロックSSC_CLKの周波数レベルを検知することができる。 (もっと読む)


【課題】オシレータ出力、又はPLL出力、又はリングオシレータ出力のいずれかに発振異常が発生しているか否かを判定できる半導体集積回路を提供する。
【解決手段】本発明の半導体集積回路1は、第1の発振器(オシレータ2)と、第2の発振器(PLL3)と、第3の発振器(リングオシレータ4)と、第1の発振器2のクロック、第2の発振器3のクロックを第3の発振器4のクロックに基づいて順に切り替えて出力するセレクタ6と、セレクタ6から出力されたクロックを、第3の発振器4のクロックに基づいてアップカウント又はダウンカウントし、アップカウント又はダウンカウントの結果に基づいて、セレクタ6から出力されたクロックと、第3の発振器4のクロックとの整合性を判定し、いずれかのクロックに発振異常が発生しているか否かを判定する判定回路7と、を備える。 (もっと読む)


【課題】高速クロック信号に対しても正確に分周精度の分周信号を生成することのできる分周回路を提供する。
【解決手段】連続する2つの整数PおよびP+1でそれぞれ分周動作が可能な可変整数分周器(1A,1B)を並列に設け、これらの分周器を、半クロックの位相差で分周動作をさせる。経路選択信号(MXCNT)に従ってこれらの可変整数分周器の出力信号(DO1,DO2)のいずれかを選択して最終分周信号(DO)を生成する。 (もっと読む)


【課題】より確実にノイズ除去のできるノイズ除去回路を搭載する半導体装置、ノイズ除去方法を提供する。
【解決手段】半導体装置は、ノイズ検知回路(21)と、入力信号遅延回路(22)と、マスク回路(23)とを具備する。ノイズ検知回路(21)は、入力信号(RESETB)に重畳するノイズを検知して、所定時間のマスク信号(NE_FLG)を出力する。入力信号遅延回路(22)は、入力信号(RESETB)を遅延させて遅延信号(RES_DLY)を出力する。マスク回路(23)は、マスク信号(NE_FLG)に基づいて、前記遅延信号(RES_DLY)をマスクした出力信号(RESB)を出力する。 (もっと読む)


【課題】順序回路の入力信号及び出力信号の状態を制御し、電子回路の動作不良を抑制する。
【解決手段】順序回路及び制御回路を有する電子回路であり、順序回路は、スタート信号として第1の信号、クロック信号として第2の信号、リセット信号として第3の信号が入力され、入力された第1の信号、第2の信号、及び第3の信号の状態に応じて設定された状態の第4の信号を出力信号として出力し、制御回路は、順序回路に入力される第3の信号の状態を制御する。 (もっと読む)


【課題】入力信号のノイズをディジタル的に除去して出力するディジタルノイズフィルタ回路において、消費電力を低減する。
【解決手段】入力信号と出力信号との論理レベルを比較し、両者が不一致の場合にゲーティングクロックを供給し、一致の場合にゲーティングクロックの供給を停止するゲーティングクロック生成回路と、ゲーティングクロックが動作クロックとして供給され、入力信号のノイズを除去して出力信号として出力するノイズフィルタ回路と、を備える。入力信号と出力信号の論理レベルが一致しているときにゲーティングクロックを停止するので消費電力が低減できる。 (もっと読む)


【課題】外部発振機能で発生したクロックの発振周波数の異常を確認することができるマイクロコンピュータを提供すること。
【解決手段】本発明の一態様に係るマイクロコンピュータは、発振回路101、サンプリング回路103、サンプリングクロック回路106、異常確認回路107を備える。発振回路101は、CPUのクロック周波数の第1クロックを固定振動子により発生させる。サンプリングクロック回路106は、第1クロックより低い周波数の第2クロックを出力する。サンプリング回路103は、第2クロックを用いて第1クロックの周期をカウントし、第1クロックの発振が安定したか否かを判定し、CPUクロック供給許可信号を出力する。異常確認回路107は、第2クロックの周期をカウントすることにより決定される所定の期間内において、第1クロックの発振異常が発生したか否かを判定する。 (もっと読む)


【課題】 簡単な構成で製造コストを抑制することができるチャタリング除去装置を提供する。
【解決手段】 テンポラリレジスタR2に記憶している前回のシフトレジスタ値のMSBが1であるか否かを判定する。前回のシフトレジスタ値のMSBが1の場合は(S13;Yes)、カウンタC1を1だけインクリメントする(S14)。カウンタC2を1だけインクリメントし(S16)、テンポラリレジスタR2のシフトレジスタ値を1ビット左シフトする(S17)。カウンタC1のカウント値がチャタリング除去閾値N(例えば4)、つまり、最新のシフトレジスタ値における「1」の連続数が4であるか否かを判定する。カウンタC1のカウント値が4である場合は(S18;Yes)、タッチセンサ75がONしたと判定する。 (もっと読む)


【課題】機能モジュールにクロック信号を分配するための信号線を削減可能にしたクロック分配回路を提供する。
【解決手段】基準クロック信号に基づいて周期の異なる複数種のクロック信号を生成して出力する複数種クロック信号生成部と、複数種クロック信号生成部から受信する複数種のクロック信号の論理をシリアル信号に多重化したパターンの前または後に同期信号を挿入して多重クロック信号を生成し、多重クロック信号および基準クロック信号を出力する多重クロック信号生成部と、を有する。 (もっと読む)


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