【課題】本発明は、発振器が出力する出力信号の１周期に小数分周の分解能つまり位相の分解能が依存しないＴＤＣを提供することを目的とする。
【解決手段】本発明は、直列に接続され入力端で発振器が出力する出力信号ＣＫＶを入力される複数の遅延素子２１と、複数の遅延素子２１が出力する複数の遅延クロック信号を、ＰＬＬ回路が入力される基準信号ＦＲＥＦのエッジタイミングでそれぞれラッチする複数のラッチ回路２２と、直列接続された複数の遅延素子２１の入力端で入力される出力信号ＣＫＶと、直列接続された複数の遅延素子２１の出力端で出力される出力デジタル信号が、エッジタイミングを等しくするように、複数の遅延素子２１の遅延時間を調整する遅延時間調整回路３２と、を備えることを特徴とするＴＤＣ２である。 （もっと読む）

【課題】例えば、遅延クロックの位相と基準クロックの位相とを同期させるためのロック時間を低減する。
【解決手段】１つの実施形態によれば、ディレイチェーン、複数の位相比較器、制御部を有するＤＬＬ回路が提供される。ディレイチェーンでは、複数段の遅延素子が直列に接続されている。複数段の遅延素子は、基準クロックに対して互いに異なる遅延量のクロックを発生させる。複数の位相比較器は、基準クロックをそれぞれ受けるとともに、複数段の遅延素子における互いに異なる段の遅延素子からクロックを受ける。制御部は、複数の位相比較器による比較結果に基づいて、複数段の遅延素子のうち基準クロックに対して位相が同期するクロックを発生させる段数を決定する。制御部は、遅延クロックを出力するように、その決定された段数に基づいて複数段の遅延素子における出力段数を選択する。遅延クロックは、基準クロックが要求に応じた遅延量で遅延されたクロックである。 （もっと読む）

【課題】比較器に対して最適な同相電圧を与えることによって、動作速度の向上を図る。
【解決手段】比較器１と、前記比較器の応答速度を判定する判定器２と、前記判定器の判定結果に従って、前記比較器の応答速度の遅延を低減するように、前記比較器の複数の入力における同相電圧を制御する電圧制御器３と、を有し、電圧比較回路１００は、電圧比較器（比較器）１，判定器２および電圧制御器３を有する。比較器１は、差動の入力信号Ｖip，Ｖimの高低を比較し、判定器２は、比較器１の動作の遅速を判定して電圧制御器３を制御し、電圧制御器３は、判定器２の出力に従って、入力信号Ｖip，Ｖimの同相電圧（コモン電圧）を制御する。なお、クロック発生器２００は、電圧比較回路１００における比較器１および判定器２に対するクロックを発生する。 （もっと読む）

【課題】 入力信号間の時間差を加算する時間差加算器を含むシステムオンチップを提供する。
【解決手段】 時間差加算器１００は、第１入力信号ＳＩＮ１、第２入力信号ＳＩＮ２、第３入力信号ＳＩＮ３、及び第４入力信号ＳＩＮ４に応答して第１出力信号ＳＯＵＴ１及び第２出力信号ＳＯＵＴ２を生成する。時間差加算器１００は、第１入力信号ＳＩＮ１と第２入力信号ＳＩＮ２との間の第１時間差ＴＤ１、及び、第３入力信号ＳＩＮ３と第４入力信号ＳＩＮ４との間の第２時間差ＴＤ２を加算することによって、第１時間差ＴＤ１と第２時間差ＴＤ２との和に相応する時間差（ＴＤ１＋ＴＤ２）を有する第１出力信号ＳＯＵＴ１及び第２出力信号ＳＯＵＴ２を出力する。これにより、低い電源電圧環境において、時間ドメインで信号処理を遂行することができ、性能を向上させることができる。 （もっと読む）

【課題】クロック源の消費電力を増大させることなく、動作クロック周波数に応じて駆動能力を変化させることにより消費電力低減可能なクロックバッファ回路を提供すること。
【解決手段】クロック信号を伝達するバッファ部１０２と、クロック信号の参照クロック信号に対する逓倍数をカウントし、バッファ部１０２に対して逓倍数に基づいたイネーブル信号を出力する駆動能力切替部１０１と、を備え、バッファ部１０２は、当該バッファ部１０２の入力に接続された入力インバータ７と、イネーブル信号によりオンオフが可能であって、それぞれの出力が当該バッファ部の出力に共通に接続された複数の出力インバータ１３〜２８と、を備え、入力インバータ７が１個のＣＭＯＳインバータからなるクロックバッファ回路。 （もっと読む）

【課題】測定精度および分解能を向上させることができる時間デジタル変換器、時間デジタル変換方法及びガンマ線検出システムを提供すること。
【解決手段】時間デジタル変換器は、開始信号と停止信号との間の遅延時間に対応する第１の値を生成する第１遅延列回路を備える。時間デジタル変換器は、また、遅延開始信号と停止信号との間の遅延時間に対応する第２の値を生成する少なくとも一つの第２遅延列回路を備える。少なくとも一つの遅延素子は開始信号に所定の遅延を与えることにより遅延開始信号を生成し、合成回路は、第１の値および第２の値に基づく出力値を生成する。実施形態に係る時間デジタル変換器では、出力値は開始信号と停止信号との間の遅延時間に対応する。 （もっと読む）

【課題】フレーム同期式のＤＳＰにおいて、動作クロックの異なる信号処理回路間のデータの受け渡しを簡便に実現する。
【解決手段】各々の動作クロックの異なる複数の信号処理回路のうちから送信側回路と受信側回路を定め、各信号処理回路の動作クロックの全ての立ち上がりエッジが揃うタイミングをデータ受け渡しタイミングとする。送信側回路には、当該送信側回路に与えられるタイミング信号がアクティブレベルであることを条件にデータを出力させる一方、受信側回路には、各動作クロックの周波数の約数を周波数とし、かつデータ受け渡しタイミングを跨ぐ所定期間に亘ってアクティブレベルとなるフレーム同期信号がアクティブレベルであることを条件に、送信側回路から出力されるデータを取り込む処理を実行させる。 （もっと読む）

【課題】発振器の周期を基準として発振器の出力信号と基準信号との位相のずれを検出する。
【解決手段】多相化回路２は、差動発振信号Ｐ１、Ｐ２をＭ（Ｍは２以上の整数）分周することにより、位相が互いに１８０／Ｍ度ずつ異なる多相化信号Ｓ１〜ＳＮを生成し、フリップフロップＦ１〜ＦＮは、基準信号ＲＣＫの入力に同期して多相化信号Ｓ１〜ＳＮをそれぞれ取り込み、デコーダ３は、フリップフロップＦ１〜ＦＮの出力信号Ｑ１〜ＱＮをデコードする。 （もっと読む）

【課題】制御チップに占める制御回路の面積を低減し、且つ、制御信号を出力する出力部の数を低減しつつ、複数の命令信号の処理時間の増大を抑制する。
【解決手段】複数チャネルの被制御回路を制御する制御信号を生成する信号処理装置であって、それぞれの被制御回路に対する命令信号を共通の入力部で受け取り、受け取った命令信号に応じて制御信号を生成し、それぞれの被制御回路への制御信号を共通の出力部から出力する制御チップと、制御チップが出力するそれぞれの制御信号を、対応する被制御回路に分配する分配回路とを備える信号処理装置を提供する。 （もっと読む）

【課題】 回路規模を増加することなく、ＰＬＬ回路の精度を向上する。
【解決手段】 時間計測回路は、基準クロックの遷移エッジが現れてから、出力クロックの遷移エッジが２回現れるまでの時間間隔をカウント値として計測する。位相差正規化回路は、計測された時間間隔を出力クロックのクロック数で表される微少位相差に正規化する。また、位相差正規化回路は、ＰＬＬ回路のロック後に、”１”または”２”を示す微少位相差が連続して現れるときに、”１”と”２”がランダムに現れるまで正規化係数を徐々にずらす。演算回路は、出力クロックの積算値から微少位相差の値を引いた値を、周波数制御語の積算値から差し引いて、基準クロックと出力クロックの位相差を示す位相差信号を生成する。発振回路は、基準クロックと出力クロックの位相を合わせるために、位相差信号に基づいて出力クロック信号の周波数を変更する。 （もっと読む）

【課題】オフセットキャンセル動作において発生する消費電力を低減可能なコンパレータを提供する。
【解決手段】差動入力信号を受ける一対のＭＯＳトランジスタのドレインと高電位電源線に接続し、一対のＭＯＳトランジスタのドレインに接続する差動出力ノード間の電位差を増幅し、増幅後の電位を差動出力ノードに保持する増幅部と、差動出力ノード間の電圧増幅時に、差動出力ノードにキャンセル電流を流し、増幅部による増幅動作後に、一対のＭＯＳトランジスタのドレイン電圧に応じて差動出力ノードへのキャンセル電流の流入を遮断するキャンセル回路と、差動入力信号の一方の信号の電位を他方の信号の電位と等しく設定し、差動出力ノード間の電位差を増幅したときに、差動出力ノード間の電位が、キャンセル電流を注入する前に比較し、キャンセル電流の注入後に逆転するように、キャンセル電流を設定するコントローラと、を備える増幅回路。 （もっと読む）

【課題】多相クロックを使用してデジタル信号処理を行なう場合に、クロック信号の各位相関係を正しく保ったまま高速動作が要求される各デジタル信号処理部まで多相クロックを分配できるようにする。
【解決手段】基準タイミング生成部１１０は、高速信号処理部１４０全体のトグル頻度よりもトグル頻度の低い基準タイミング信号Ｊ０を生成して局所タイミング再生部１２０に供給する。局所タイミング再生部１２０は、高速信号処理部１４０全体のトグル頻度よりもトグル頻度の低いクロック信号であって、高速信号処理部１４０におけるデジタル信号処理の基準となる複数のクロック信号でなる多相タイミング信号Ｊ２を生成して高速信号処理部１４０に供給する。高速信号処理部１４０と局所タイミング再生部１２０を１対１で設け、１つの局所タイミング再生部１２０から複数の高速信号処理部１４０へ多相タイミング信号Ｊ２を分配しないようにする。 （もっと読む）

【課題】電圧範囲判断回路を提供すること。
【解決手段】電圧範囲判断回路は対象電圧生成部、選択電圧生成部、比較電圧選択部及び出力信号生成部を含む。対象電圧生成部は、入力電圧に基づいて対象電圧を生成する。選択電圧生成部は、基準電圧に基づいて第１〜第２選択電圧を生成する。比較電圧選択部は、出力信号に基づいて、第１〜第２選択電圧の中で１つを選択して比較電圧に出力する。出力信号生成部は、対象電圧と比較電圧を比べて出力信号を生成する。電圧範囲判断回路は外部ノイズが流入する場合も入力電圧の電圧範囲を正確に判断することができる。 （もっと読む）

【課題】一定の変調周期で周波数が複数の周波数レベルに亘って変調されたスペクトラム拡散クロックに対して、そのスペクトラム拡散クロックの上記周波数レベルを検出することのできるスペクトラム拡散クロックの周波数レベル検出方法及びスペクトラム拡散クロックの周波数レベル検出装置の提供。
【解決手段】パルス発生回路４８は、基準クロックの計数値と設定レジスタ４６に記憶された値とを比較することで一定期間毎にパルスを発生する。その一定期間にスペクトラム拡散クロックＳＳＣ＿ＣＬＫを計数して得られたＳＳＣカウント値をカウンタバッファ５１に保持して、設定レジスタ５３に記憶された各種閾値と比較回路５５を介して比較することにより、その時点におけるスペクトラム拡散クロックＳＳＣ＿ＣＬＫの周波数レベルを検知することができる。 （もっと読む）

【課題】位相ロックの精度を向上する。
【解決手段】クロック生成回路は、出力クロックの周期または位相を段階的に遅延する第１の遅延回路および前記第１の遅延回路の遅延時間を設定し制御する第１のカウンタを有する逓倍回路と、前記逓倍回路内の第１の遅延回路から出力された前記出力クロックを入力し、前記出力クロックを所定時間遅延させる第２の遅延回路および前記第２の遅延回路の遅延時間を設定し制御する第２のカウンタを有する位相同期回路を備え、前記逓倍回路は、初期値が第１の値であり第１のカウンタのカウンタ値が一定時間以内で変化しない場合に第２の値が設定される第３のカウンタをさらに有し、前記第３のカウンタのカウンタ値が前記第１の値から前記第２の値に変化した時、前記第２の遅延回路の遅延時間が前記第１の遅延回路の遅延時間と同じかあるいは少し長い遅延時間となるように前記第２のカウンタのカウンタ値を設定する。 （もっと読む）

【課題】インピーダンス調整回路における調整誤差を低減する。
【解決手段】レプリカ回路１４４１，１４４３のインピーダンスをそれぞれ変化させるカウンタ回路１４２１，１４２２と、これらカウンタ回路のカウント値を更新するインピーダンス調整制御回路１４１とを備える。制御回路１４１は、レプリカ回路１４４１のインピーダンスが外部抵抗ＲＥのインピーダンスよりも低い状態から高い状態に変化したことに応答してカウンタ回路１４２１のカウント値更新を終了し、レプリカ回路１４４３のインピーダンスがレプリカ回路１４４１のインピーダンスよりも高い状態から低い状態に変化したことに応答してカウンタ回路１４２２のカウント値更新を終了する。これにより、レプリカ回路１４４１，１４４３にて生じる調整誤差が相殺される。 （もっと読む）

【課題】製造プロセスのマージンを削ることなく、オフセットの補正が可能なラッチ型コンパレータ、及びこれを用いた、オフセットの補正が可能な多値論理の復調回路を提供する
【解決手段】本発明によるラッチ型コンパレータは、クロスカップルされた２つのＣＭＯＳインバータからなるフリップフロップを含み、フリップフロップの４個のトランジスタの各々のソースと電源／接地間には伝達トランジスタを介して抵抗と設定電流可変の定電流源が接続され、フリップフロップの差動出力は各々伝達トランジスタを介して差動入力に接続され、全ての伝達トランジスタのゲートは、差動クロック入力のいずれかに接続されていることを特徴とする。 （もっと読む）

【課題】比較器及びそれを備えるＡ／Ｄ変換器において、従来の比較器で存在する極性の異なる２つのクロック信号間のタイミングずれの問題を解消し、且つ、低電力動作を可能にする。
【解決手段】第１及び第２入力電圧信号、並びに、クロック信号が入力され、クロック信号に基づいて動作し、第１及び第２入力電圧信号の値にそれぞれ対応し且つ増幅された第１及び第２出力電圧信号を出力する差動増幅回路部と、第１及び第２出力電圧信号に基づいて動作し、第１及び第２入力電圧信号の比較結果を保持し且つ出力する差動ラッチ回路部とを備える比較器、及び、それを複数備えるＡ／Ｄ変換器を提供する。 （もっと読む）

【解決手段】 基準クロックの周波数を決定する装置、方法、システム、アルゴリズム、および回路を開示する。一実施形態によると、基準クロックの周波数を検出する回路であって、周波数が既知であり、精度は所定の値であるスリープクロックの所定の部分の間、基準クロックのサイクル数をカウントして、基準クロックサイクルカウント値を得るクロックカウンタと、基準クロックサイクルカウント値および既知であるスリープクロックの周波数に基づいて、基準クロックの周波数を推定する周波数推定部と、複数の許容周波数から、推定された基準クロックの周波数に最も近い周波数を選択する周波数選択部とを備える回路が提供される。 （もっと読む）

信号較正方式において、一連の複数の信号の間で所望の位相関係が維持される。たとえば、いくつかの態様では、高速度の基準クロック信号から発生したクロックツリーの所望の位相を、低速度の基準クロック信号と、クロックツリーの様々な位相に関連付けられた低速度のクロック信号との間の位相差を検出することにより、維持することが可能である。いくつかの態様では、クロックツリーの使用中に発生するフレーミングオフセットを検出することにより、クロックツリーの所望の位相を維持することが可能である。 （もっと読む）