【課題】例えば、遅延クロックの位相と基準クロックの位相とを同期させるためのロック時間を低減する。
【解決手段】１つの実施形態によれば、ディレイチェーン、複数の位相比較器、制御部を有するＤＬＬ回路が提供される。ディレイチェーンでは、複数段の遅延素子が直列に接続されている。複数段の遅延素子は、基準クロックに対して互いに異なる遅延量のクロックを発生させる。複数の位相比較器は、基準クロックをそれぞれ受けるとともに、複数段の遅延素子における互いに異なる段の遅延素子からクロックを受ける。制御部は、複数の位相比較器による比較結果に基づいて、複数段の遅延素子のうち基準クロックに対して位相が同期するクロックを発生させる段数を決定する。制御部は、遅延クロックを出力するように、その決定された段数に基づいて複数段の遅延素子における出力段数を選択する。遅延クロックは、基準クロックが要求に応じた遅延量で遅延されたクロックである。 （もっと読む）

【課題】信号発生装置の複数のチャンネルに供給されるクロックを停止することなく、チャンネル間の出力信号位相を制御する。
【解決手段】第１及び第２チャンネル２０及び２２は、クロック位相シフト回路２６及び２８と、メモリ、並直列変換回路、ＤＡＣを有する信号発生ブロック１０及び１２を具えている。位相比較回路２４は、信号発生ブロック１０及び１２内のメモリから波形データを読み出すための分周クロックを受けて、これらの位相を比較し、位相差信号を生成する。ＣＰＵは、この位相差信号を用いてクロック位相シフト回路２６及び２８を制御し、信号発生ブロック１０及び１２に供給するクロックの位相シフトを行うことで、第１及び第２チャンネル２０及び２２の出力信号の位相関係を所望の関係に制御する。 （もっと読む）