【課題】ＰＤの数を減らし、光遅延分岐回路を必要としない電気遅延型ＯＣＴＡを提供すること。
【解決手段】伝送線路１０に入力パラレル電気信号が入力されたスイッチ２０−１〜２０−Ｎが並列に取り付けられている。スイッチ２０−１〜２０−Ｎは、ノーマリオフ状態に設定されており、光電変換器３０から出力され分岐した電気信号によってＯＮされると伝送線路１０に出力シリアル電気信号を構成する電気パルスを生成する。光電変換器３０は光パルス又は光ラベルトリガーが照射されると電気信号を出力し、分岐回路４０−１〜４０〜Ｎ、遅延回路５０−１〜５０−（Ｎ−１）を介して各スイッチ２０−１〜２０−Ｎに入力する。遅延回路５０−１〜５０−（Ｎ−１）は分岐回路４０−１〜４０〜Ｎの間に設置されており、出力シリアル電気信号のビット間隔τに相当する時間差でスイッチ２０−１〜２０−Ｎに電気信号が到達するように調整されている。 （もっと読む）

【課題】 複数のツェナーダイオードを用いることによって、簡易な構成で、所望の波形に変換できる波形整形回路を提供する。
【解決手段】 オルタネータＧからの出力信号に基づいて、矩形状に信号変換された矩形波信号を制御手段２へ出力する波形整形回路において、アノード側に接続されたオルタネータＧからの前記出力信号が所定レベル以上の電圧である場合に、カソード側からの電源出力によってハイレベルに設定し、前記矩形波信号として制御手段２が検出可能に接続される第１のツェナーダイオード３と、アノード側に接続されたオルタネータＧからの前記出力信号が所定レベルよりも低い電圧である場合に、アノード側の電源出力を、カソード側の接地によってローレベルに設定し、前記矩形波信号として制御手段２が検出可能に接続される第２のツェナーダイオード４と、を備えてなる。 （もっと読む）

【課題】セットの部品点数削減や低消費電力化を実現することが可能な制御回路及びこれを用いたデータ保持装置を提供する。
【解決手段】制御回路１０は、トリガ信号ＴＲＩＧＧＥＲに特定の信号パターンが現れたときに制御部１１の動作に必要な内部クロック信号ＬＣＬＫの生成を開始し、少なくとも制御部１１において所定の処理が完了するまで内部クロック信号ＬＣＬＫの生成を継続した後、内部クロック信号ＬＣＬＫの生成を停止する内部クロック生成部１２と、内部クロック信号ＬＣＬＫを用いて前記所定の処理を実行する制御部１１と、を有する。 （もっと読む）

【課題】マルチプレクサとクロック分割回路との間における相互の電源ノイズの影響を低減する。
【解決手段】外部クロック信号ＣＫに基づいて内部クロック信号ＬＣＬＫ１を生成するＤＬＬ回路１００と、内部クロック信号ＬＣＬＫ１に基づいて、互いに位相の異なる内部クロック信号ＬＣＬＫ２，ＬＣＬＫ２Ｂを生成するクロック分割回路２００と、内部データ信号ＣＤ，ＣＥに基づいて、クロック信号ＬＣＬＫ２，ＬＣＬＫ２Ｂにそれぞれ同期した内部データ信号ＤＱＰ，ＤＱＮを出力するマルチプレクサ３００とを備える。クロック分割回路２００に供給される内部電源電圧ＶＰＥＲＩ２とマルチプレクサ３００に供給される内部電源電圧ＶＰＥＲＩ３は、互いに異なる電源回路８２，８３によって生成され、且つ、該半導体装置内で分離されている。これにより、相互にノイズの影響を及ぼし合うことがなくなる。 （もっと読む）

【課題】立ち上がり時間と立ち下がり時間の差を解消しつつ、動作に伴う貫通電流の発生が防止されたレベルシフト回路を提供する。
【解決手段】互いに同じ回路構成を有するレベルシフト回路ＬＶ１，ＬＶ２と、レベルシフト回路ＬＶ１，ＬＶ２に相補の入力信号をそれぞれ供給する入力回路と、レベルシフト回路ＬＶ１，ＬＶ２から出力される相補の出力信号を同相に変換した後に短絡する出力回路とを備える。本発明によれば、同じ回路構成を有する２つのレベルシフト回路ＬＶ１，ＬＶ２を用いるとともに、これらレベルシフト回路ＬＶ１，ＬＶ２から出力される相補の出力信号を同相に変換した後に短絡していることから、レベルシフト回路ＬＶ１，ＬＶ２の動作速度差による貫通電流の発生がほとんど生じない。 （もっと読む）

【課題】小面積で広帯域特性及び低位相雑音特性を得ることが可能な同期回路を提供する。
【解決手段】位相検出器１１は、参照信号と帰還信号との位相差を検出する。電圧生成器１２，１３は、位相検出器の出力信号に基づき電圧を発生する。パルス発生器１６は、参照信号に基づきパルス信号を生成する。電圧制御発振器１４は、パルス信号に同期して、発振信号を発振する。分周器１５は、電圧制御発振器からの信号を分周し、帰還信号を生成する。電圧制御発振器１４は、電圧発生回路から供給される電圧レベルをシフトするレベルシフト回路１４ｃと、電圧発生回路からの電圧とレベルシフト回路からのレベルシフトされた電圧により駆動される複数のインバータ回路１４ａ、１４ｂからなるリング発振器とにより構成され、インバータ回路の１つにパルス信号が供給される。 （もっと読む）

【課題】半導体装置の外部に出力される信号にハザードが含まれないようにする。
【解決手段】半導体装置において、ＩＯセル２３＿１は、タイミング調整回路５０および出力バッファ７０を含む。出力バッファ７０は、タイミング調整回路５０によってタイミング調整されたデータ信号ＤＯｃおよび出力許可信号ＯＥｃを受ける。タイミング調整回路５０は、出力バッファ７０にデータ信号ＤＯｃおよび出力許可信号ＯＥｃが入力された時点で、出力すべき論理レベルにデータ信号ＤＯｃが変化した後に出力許可信号ＯＥｃが非活性状態から活性状態に切替わり、かつ、出力すべき論理レベルをデータ信号ＤＯｃが保持している間に出力許可信号ＯＥｃが活性状態から非活性状態に切替わるように、ＩＯポート論理回路１８から受けたデータ信号ＤＯおよび出力許可信号ＯＥの少なくとも一方のタイミングを調整する。 （もっと読む）

【課題】被監視電圧を効率的に監視でき、かつ、自由度の高いコンパレータを備えたマイクロコンピュータを提供する。
【解決手段】被監視電圧を第１の基準電圧と比較する第１のコンパレータと、被監視電圧を第２の基準電圧と比較する第２のコンパレータと、第１のコンパレータと第２のコンパレータによって並行して被監視電圧を監視し、あらかじめ設定した条件に達したときに割込み信号を発生する割込み制御回路と、を備える。さらに、第１、第２の基準電圧を設定するＤ／Ａコンバータや第１、第２のコンパレータによってセット、リセットされるフリップフロップ回路を設け、フリップフロップ回路により割込みを発生させてもよい。 （もっと読む）

【課題】本発明は、レベルシフタ誤動作防止回路に係り、レベルシフタの誤動作を、信号伝達の過大な遅延と消費電流の増大とを招くことなく防止することにある。
【解決手段】伝達すべき信号に応じて駆動されるＮ型トランジスタ３０と、Ｎ型トランジスタ３０の出力に応じて駆動されるＰ型トランジスタ３２と、Ｐ型トランジスタ３２を駆動するために設けられるプルアップ抵抗３４と、を有する、基準電圧が互いに異なる２つの回路系の間で信号伝達を行うレベルシフタ１６の誤動作を防止する回路において、２つの回路系の基準電圧が相対変位した際、Ｎ型トランジスタ３０に存在する寄生容量３６へプルアップ抵抗３４を介して充電電流が供給される前に、その寄生容量３６へ充電電流を供給する急速充電手段を設ける。 （もっと読む）

【課題】入力信号のＬ／Ｈ比率の再現性を向上させる。
【解決手段】エッジ検出回路１３は、入力される２値信号の立ち下がりエッジを検出し、エッジ検出回路１４は、該２値信号の立ち上がりエッジを検出する。ラッチ回路１５は、立ち下がりエッジが検出されるとセットされ、遅延回路１７は、ラッチ回路１５の出力信号を所定時間遅延させて出力する。ラッチ回路１６は、立ち上がりエッジが検出されるとセットされ、遅延回路１８は、ラッチ回路１６の出力信号を所定時間遅延させて出力する。ここで、ラッチ回路１５は、遅延回路１７の出力によってリセットされると共に、立ち上がりエッジの検出によってもリセットされる。ラッチ回路１６は、遅延回路１８の出力によってリセットされると共に、立ち下がりエッジの検出信号によってもリセットされる。ラッチ回路１５及び１６各々の出力信号が、生成したパルス信号となる。 （もっと読む）

【課題】印刷などによって低温で生成された場合であっても高速駆動が可能でかつ良好な出力特性を得ることができる増幅回路を提供する。
【解決手段】オペアンプ１００は、差動増幅回路１１０、バイアス回路１２０、電圧レベルをシフトするレベルシフト回路ユニット１５０と増幅回路ユニット１６０からなるソース接地増幅回路１４０を具備し、すべてのトランジスタを同一プロセスにて簡易に製造できるディプレッション型のトランジスタにて構成する。 （もっと読む）

【課題】低電圧の制御信号を高電圧の制御信号に変換して出力する高圧用のドライブ回路において、待機時の消費電力を削減することができるようにする。
【解決手段】低圧部１からの制御信号ａ１〜ｄ１及びａ２〜ｄ２により高圧部２のトランジスタＭＮ１〜ＭＮ８を駆動し、操作対象３に駆動信号を出力する。その際、低圧部１からの制御信号ａ１〜ｄ１をそれぞれ論理積ゲートＱ１〜Ｑ４の一方の入力端子を介して高圧部２のトランジスタＭＮ１，ＭＮ３，ＭＮ５，ＭＮ７のゲートに入力し、論理積ゲートＱ１〜Ｑ４の他方の入力端子には高圧部２のオン／オフ信号を入力する。 （もっと読む）

【課題】順序回路の入力信号及び出力信号の状態を制御し、電子回路の動作不良を抑制する。
【解決手段】順序回路及び制御回路を有する電子回路であり、順序回路は、スタート信号として第１の信号、クロック信号として第２の信号、リセット信号として第３の信号が入力され、入力された第１の信号、第２の信号、及び第３の信号の状態に応じて設定された状態の第４の信号を出力信号として出力し、制御回路は、順序回路に入力される第３の信号の状態を制御する。 （もっと読む）

【課題】レベルシフト回路において、電源電圧が変動した場合のオフセットを抑制する。
【解決手段】レベルシフト回路１は、差動増幅回路１０、電流発生回路１１、コンデンサ１２、保持回路１３を備える。差動増幅回路１０の非反転入力端子（＋）に光ピックアップ２からの入力信号Ｖｉｎが印加される。先ず、第１のスイッチ１４ａをオンすることにより、差動増幅回路１０、電流発生回路１１、コンデンサ１２によりフィードバックループを形成してレベルシフトを行い、コンデンサ１２に充電された電圧を保持回路１３で保持する。その後、第１のスイッチ１４ａをオフし、第１のスイッチ１４ｂをオンすることにより、保持回路１３によって保持された電圧を差動増幅回路１０の非反転入力端子（＋）に印加してレベルシフトを行う。 （もっと読む）

【課題】出力回路における各トランジスタのゲート・ソース間に印加される電圧を制限するための構成や単位回路へ入力される制御信号の振幅を小さくするための構成を簡素化する。
【解決手段】単位回路Ｊは、電源線１０１と接地線１０３との間に直列に接続された第１のＰチャネルトランジスタ、第２のＰチャネルトランジスタ、第１のＮチャネルトランジスタ、および第２のＮチャネルトランジスタとを備える。そして、第１のＰチャネルトランジスタがオン状態のときにその電位がＶＤＤとなり、第１のＰチャネルトランジスタがオフ状態のときにその電位がＶＲＥＦ＋Ｖtp2となる第１出力信号Ｖ１を第１出力端子から出力し、第２のＮチャネルトランジスタがオン状態のときにその電位がＧＮＤとなり、第２のＮチャネルトランジスタがオフ状態のときにその電位がＶＲＥＦ−Ｖtn1となる第２出力信号Ｖ２を第２出力端子から出力する。 （もっと読む）

【課題】簡易な回路構成であり、かつ、レールツーレール入力の小振幅差動信号を受信して、低消費電力、低ゆがみ、高速に増幅出力することができ、電圧が異なる複数の電源が存在する系においても使用することができるレシーバ回路を提供する。
【解決手段】ＮＭＯＳ／ＰＭＯＳの差動回路を有し、それぞれの差動回路により、レールツーレールの小振幅差動入力信号を受け取ってＩＯ系電源のレールツーレールの差動出力信号を生成する差動増幅回路と、差動出力信号の同相入力電圧レベルに応じて、差動回路のテールカレントを補償する電流補償ミラー回路と、差動増幅回路によって生成されたＩＯ系電源のレールツーレールの差動出力信号を、コア系電源のレールツーレールの差動信号にレベルシフトして出力するレベルシフタとを備えている。 （もっと読む）

【課題】本発明は、入力信号のデューティ比や周波数、温度、電源電圧、プロセスによらず、出力信号のデューティ比を補正することが出来るデューティ補正回路、及びデューティ補正方法を提供することを課題とする。
【解決手段】コモンモード比較回路１３からのフィードバック信号により、レベルシフト回路１１はレベルを補正する。またコモンモード比較回路１５からのフィードバック信号により、ＴｒＴｆ制御回路１２は、信号のエッジの角度を補正する。 （もっと読む）

【課題】デューティ補正回路のロッキングタイムを減らし、正確なデューティの補正が可能となり、多様な周波数のクロックについてデューティ補正を可能にするデューティ補正回路を提供すること。
【解決手段】本発明に係るデューティ補正回路は、デューティ調節コードＣ＜１：５＞に応答して入力クロックＣＬＫ、ＣＬＫＢのデューティを調節した出力クロックＣＬＫ＿ＯＵＴ、ＣＬＫＢ＿ＯＵＴを生成するデューティ調節部１１０と、前記出力クロックのハイパルス幅とローパルス幅の差異を測定してその差異値Ｓ＜１：４＞を出力するデューティ感知部１２０と、前記差異値を累積して前記デューティ調節コードを生成する累積部１３０とを備える。 （もっと読む）

【課題】入力電圧を昇圧して出力する半導体集積回路における、トランジスタの耐圧が、入力電圧以下に抑えられる昇圧回路を提供する。
【解決手段】コンデンサＣｐは、一方の端子がクロック信号を出力するクロック端子に接続され、他方の端子が整流回路４に接続されている。コンデンサＣｐの他方の端子の最低電圧を第１の電圧にクランプするクランプ回路３を備えている。このクランプ回路３は、第１のＮ型トランジスタＮ１、および第２のＮ型トランジスタＮ２を有している。この第１のＮ型トランジスタＮ１は、ドレインをコンデンサの他方の端子に接続し、ソースを前記第２のＮ型トランジスタＮ２のドレインに接続し、さらに、ゲートを第１の電圧よりも高い第２の電圧Ｖａに接続している。また、第２のＮ型トランジスタＮ２は、ソースを第１の電圧Ｖｐに接続し、ゲートを前記クロック信号の反転信号を出力する反転信号端子に接続している。 （もっと読む）

【課題】消費電流を増加することなく高速化することが可能な電圧比較器の提供。
【解決手段】この発明は、差動増幅回路１１、微分回路１２、および出力増幅回路１３を備えている。差動増幅回路１１は、差動入力された信号を差動増幅して出力する。微分回路１２は、差動増幅回路１１の出力を微分し、この微分出力を出力増幅回路１３の定電流トランジスタＭ７のバイアス電圧に加算する。 （もっと読む）