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Fターム[5J039MM00]の内容

パルスの操作 (9,993) | 目的、機能 (1,546)

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【課題】差動回路の特性を損なうことなく、高速に信頼性の高いラッチ出力を行うラッチト・コンパレータを提供する。
【解決手段】ラッチト・コンパレータ(1)は、ドレイン・ソース間が、第1の電流経路上の第1のMOSトランジスタ(Q1)と第3のMOSトランジスタ(Q3)との間の第1のノード(N1)と、第2の電流経路上の第2のMOSトランジスタ(Q2)と第5のMOSトランジスタ(Q4)との間の第2のノード(N2)との間に接続されているとともに、ゲートが第1のCMOSインバータの出力に接続された、第7のMOSトランジスタ(QN3)と、ドレイン・ソース間が第1のノード(N1)と第2のノード(N2)との間に接続されているとともに、ゲートが第2のCMOSインバータの出力に接続された、第8のMOSトランジスタ(QN4)と、の少なくとも一方をさらに備えている。 (もっと読む)


【課題】回路構成の簡素化を図るとともに、遅延回路の遅延時間のばらつき等に起因して生じる問題点を解消し、コンパレータの動作を保証する2逓倍器を備えた半導体装置を提供する。
【解決手段】入力クロック信号CLKを可変遅延器16で遅延させた遅延クロック信号CLKDと、前記入力クロック信号の位相を位相比較器18で比較することで前記入力クロック信号CLKの周波数を2逓倍した2逓倍クロック信号CLKX2を生成する2逓倍器20と、前記2逓倍器20からの2逓倍クロック信号CLKX2が第1の論理レベルのとき入力信号の大小の比較動作を行い、前記2逓倍クロック信号CLKX2が第2の論理レベルのとき、比較動作を停止するコンパレータ10と、前記コンパレータ10の出力をモニタし、前記コンパレータ10が比較結果を出力したことを検出した時点でトリガ信号DLCLKを生成する第1の回路12、14を備える。 (もっと読む)


【課題】本発明は、発振器が出力する出力信号の1周期に小数分周の分解能つまり位相の分解能が依存しないTDCを提供することを目的とする。
【解決手段】本発明は、直列に接続され入力端で発振器が出力する出力信号CKVを入力される複数の遅延素子21と、複数の遅延素子21が出力する複数の遅延クロック信号を、PLL回路が入力される基準信号FREFのエッジタイミングでそれぞれラッチする複数のラッチ回路22と、直列接続された複数の遅延素子21の入力端で入力される出力信号CKVと、直列接続された複数の遅延素子21の出力端で出力される出力デジタル信号が、エッジタイミングを等しくするように、複数の遅延素子21の遅延時間を調整する遅延時間調整回路32と、を備えることを特徴とするTDC2である。 (もっと読む)


【課題】時間差増幅回路の時間差オフセットを低減する。
【解決手段】複数の時間差増幅器が多段接続された時間差増幅回路100であって、複数の時間差増幅器は、第1の正入力端子1a、第1の負入力端子1b、第1の正出力端子1c及び第1の負出力端子1dを有する第1の時間差増幅器TDA1と、第2の正入力端子2a、第2の負入力端子2b、第2の正出力端子2c及び第2の負出力端子2dを有し、第1の時間差増幅器の出力信号が入力される第2の時間差増幅器TDA2と、第2の正入力端子2aに第1又は第4の配線I1,I2を接続させる第1の選択素子S1と、第2の負入力端子2bに第2又は第3の配線I2、I3を接続させる第2の選択素子S2を有する選択回路10aと、選択回路10aを制御する制御回路50を具備する。 (もっと読む)


【課題】クロック信号に正確に同期した動作が行えるクロック動作システムを、小さな回路規模で実現すること。
【解決手段】逆相関係のクロック信号対CKq,CKqxを含むクロック信号群を生成する送信クロック生成回路21と、クロック信号群の送信経路22と、クロック信号群に対して逓倍関係を有する複数のクロック信号に基づいて動作するクロック動作回路23-0,23-1,23-nと、を有し、クロック動作回路は、送信経路を介して送信されたクロック信号群から、複数のクロック信号を生成する逓倍クロック生成回路24を有するクロック動作システム。 (もっと読む)


【課題】グリッジのパルス幅を十分に伸張させて後段回路で貫通電流が発生しないようにする。
【解決手段】単相の入力信号から差動信号をノードN1,N2に生成する単相/差動変換回路10と、ノードN1の信号をノードN3の信号でマスキシグしてノードN4に出力し、ノードN2の信号をノードN5の信号でマスキングしてノードN6に出力するマスキング回路30と、ノードN4,N6の信号を入力しノードN7,N8に出力信号を出力するラッチ回路30と、ノードN7の信号を時間T0だけ遅延させてノードN5に出力し、ノードN8の信号を時間T0だけ遅延させてノードN3に出力する遅延回路40とを具備し、ノードN8の信号を出力信号とする。 (もっと読む)


【課題】安定なヒステリシス特性を有するシュミットトリガ回路を提供する。
【解決手段】実施形態のシュミットトリガ回路は、PMOSトランジスタP1、P2とNMOSトランジスタN1、N2が直列に接続されたインバータIV1と、PMOSトランジスタP1に並列に接続されたPMOSトランジスタP3と、NMOSトランジスタN1に並列に接続されたNMOSトランジスタN3と、出力信号Zの反転信号DをPMOSトランジスタP3およびNMOSトランジスタN3のゲート端子へ印加するインバータIV2と、を有し、入力信号Aを反転させた信号BをPMOSトランジスタP1およびNMOSトランジスタN2のゲート端子へ印加する高閾値論理回路1と、入力信号Aを反転させた信号CをNMOSトランジスタN1およびPMOSトランジスタP2のゲート端子へ印加する低閾値論理回路2と、を備える。 (もっと読む)


【課題】シュミットトリガー回路と同様な機能を有し、シュミットトリガー回路と比較して貫通電流を低減する。
【解決手段】インバータ回路INV1は、前段回路の回路閾値よりも低い第1の回路閾値を有し、前段回路から出力された入力クロックが入力され、入力クロックの論理状態および第1の回路閾値に応じた第1の出力信号を出力する。インバータ回路INV2は、前段回路の回路閾値よりも高い第2の回路閾値を有し、前段回路から出力された入力クロックが入力され、入力クロックの論理状態および第2の回路閾値に応じた第2の出力信号を出力する。スイッチ回路SWは、第1の出力信号および第2の出力信号が入力され、第1の出力信号および第2の出力信号の論理状態が、異なる状態から同じ状態に変化したときに、異なる論理状態に対応した第1の電圧および第2の電圧のいずれか一方を出力クロックとして出力する。 (もっと読む)


【課題】電子回路及びそのタイミング調整方法において、フリップフロップのホールドエラーを防止すること。
【解決手段】クロック信号CLKに同期してテストパターンTPを出力する送信側フリップフロップFFt1〜FFt3と、テストパターンTPを遅延させる遅延回路41〜43と、遅延回路41〜43から出力されたテストパターンTPをラッチすると共に、テストパターンTPを出力する受信側フリップフロップFFr1〜FFr3と、受信側フリップフロップFFr1〜FFr3から出力されたテストパターンTPと期待値とを比較して、それらが一致するか否かを示す比較信号Sp1〜Sp3を出力する比較器46と、比較信号Sp1〜Sp3によってテストパターンTPと期待値とが一致していないときに、遅延回路41〜43の遅延時間を調整するタイミング調整器45とを有する電子回路による。 (もっと読む)


【課題】入力信号のひずみが想定もしくは調整できない場合でも適切な出力信号を得る。
【解決手段】ヒステリシスコンパレータは、入力信号をしきい値TH1,TH2に基づいて2値化することを、しきい値TH1,TH2の中心値を変更しながら行う2値化部2、2値化信号のランレングスを2値化処理時のしきい値が同じ2値化信号の信号列毎に測定するランレングス測定部4、ランレングス測定部4の測定結果からランレングスの分布の特徴値を、2値化処理時のしきい値が同じ2値化信号の信号列毎に算出する特徴値算出部5、2値化信号の立ち上がりから次の立ち下がりまでのランレングスの特徴値と2値化信号の立ち下がりから次の立ち上がりまでのランレングスの特徴値とが最も近くなるしきい値TH1,TH2による2値化信号を、最適なしきい値TH1,TH2による2値化結果として出力する制御部6を備える。 (もっと読む)


【課題】N本のクロック信号を出力した際に生ずる出力波形歪みを改善した装置構成を提供する。
【解決手段】半導体装置は、所定周波数の入力クロック信号CLK−Iを入力して同一周波数の複数のクロック信号CLK1からCLKNを出力する。前記入力クロック信号は遅延部1_1から遅延部1_N−1により所定の遅延時間差を与えられ、前記複数のクロック信号として出力される。前記複数のクロック信号の立ち上がり及び立ち下がりを分散することで、共通の電源レギュレータ11への負荷が低減する。 (もっと読む)


【課題】回路規模を増やすことなく、スキュー調整及び位相調整を実現する。
【解決手段】本実施形態の本実施形態の位相調整回路12は、第1クロック信号と第2クロック信号との位相差に応じて動作する。位相調整回路12は、調整用駆動素子120と、駆動素子121及び122とを備える。調整用駆動素子120は、入力信号を駆動させ、調整信号を生成する。駆動素子121及び122は、第1クロック信号と第2クロック信号との間に位相差が生じた場合、調整信号と並行した同相及び/又は逆相のクロストーク信号を生成する。 (もっと読む)


【課題】回路規模が小さく、また設計が容易な構成にて、高精度なクロックを生成するDLL回路を実現する。
【解決手段】DLL回路は、外部から入力される動作クロックclksと前記動作クロックと周波数が異なるもしくは等しい入力クロックと所望の周波数を表す設定値kから前記動作クロック周波数の前記設定値k分の一の周波数を有する生成クロックclkcを生成するクロック生成部100と、前記生成クロックclkcと外部から入力される参照クロックclkrの位相差を比較し、その位相差を出力する位相比較部200と、前記位相比較部200の出力である位相差から、前記位相差を“0”とするように前記設定値kへ補正をする補正値を生成し、前記設定値kへ補正値を加算する補正部300とを備える。 (もっと読む)


【課題】クロック源の消費電力を増大させることなく、動作クロック周波数に応じて駆動能力を変化させることにより消費電力低減可能なクロックバッファ回路を提供すること。
【解決手段】クロック信号を伝達するバッファ部102と、クロック信号の参照クロック信号に対する逓倍数をカウントし、バッファ部102に対して逓倍数に基づいたイネーブル信号を出力する駆動能力切替部101と、を備え、バッファ部102は、当該バッファ部102の入力に接続された入力インバータ7と、イネーブル信号によりオンオフが可能であって、それぞれの出力が当該バッファ部の出力に共通に接続された複数の出力インバータ13〜28と、を備え、入力インバータ7が1個のCMOSインバータからなるクロックバッファ回路。 (もっと読む)


【課題】小型化が可能な故障または異常検出機能を有するパルス増幅装置を提供すること。
【解決手段】本実施形態に係る故障または異常検出機能を有するパルス増幅装置は、入力されるパルスを増幅して出力するパルス増幅器11と、パルス増幅器11の入力端子に接続され、パルス増幅器11に入力されるパルスに同期したパルス増幅器11を動作させる制御信号を形成して、この制御信号を入力端子に入力するパルス増幅器制御回路12と、パルス増幅器制御回路12に接続され、制御信号を連続波に変換する平均化回路17と、平均化回路17に接続され、平均化回路17から出力された連続波の電圧Vgaveとしきい値電圧Vsとを比較する比較回路18と、比較回路18に接続され、比較回路18から出力される差分電圧(Vgave−Vs)に基づいて、パルス増幅器11の故障、あるいはパルス増幅器制御回路12の異常を検出する警報装置23と、を具備する。 (もっと読む)


【課題】必要な特性を満たしつつ、回路構成を簡素化し、省面積化を可能とするデジタルPLLの提供。
【解決手段】リファレンスクロック信号FRと分周クロック信号FDの位相差を検出するTDC101、FDとFRの進み遅れを出力するFF103、位相誤差演算器102、位相誤差(PERR)を平滑化するデジタルフィルタ104、出力クロック信号FOを出力するDCO105、FOを分周したFDを出力するN分周器106、N分周器106内のカウンタ値をFRに応答してサンプルするレジスタ107を備え、TDC101は、位相差検出測定範囲がFOの1周期以内とされ、FRとFDの位相差をFOの1周期に換算した小数で出力し、位相誤差演算器102は、FDとFRの位相差が、FOの周期の整数倍以上のときは、レジスタ107出力と符号情報signから、FOの1周期内のときは、TDCの出力と符号情報signからPERRを演算出力する。 (もっと読む)


【課題】TDC(Time−to−DigitalConverter)の回路規模を拡張することなく、デスキュー用途に用いることが可能であるADPLLの構成の提供。
【解決手段】DCO19と、FREFを分周するMDIV11と、DCOの出力FOを分周するPDIV20と、PDIVの出力FOUTを分周するNDIV12と、MDIVの出力信号FRとDCOの出力FOの位相差を測定するTDC13と、NDIVの出力FDとFOの位相差を測定するTDC14と、FRでFOをサンプルするFF15と、FRとFDのうち位相が先行するパルスと次のパルスのエッジの期間、FOをカウントするCONT17と、TDC13、14、FF15の出力を入力し、カウンタの出力を受け、FRとFDの位相差を演算するPERR16と、PERRの出力を入力し、フィルタ処理した信号をDCOに供給するDFIL18を備える。 (もっと読む)


【課題】 回路規模を増加することなく、PLL回路の精度を向上する。
【解決手段】 時間計測回路は、基準クロックの遷移エッジが現れてから、出力クロックの遷移エッジが2回現れるまでの時間間隔をカウント値として計測する。位相差正規化回路は、計測された時間間隔を出力クロックのクロック数で表される微少位相差に正規化する。また、位相差正規化回路は、PLL回路のロック後に、”1”または”2”を示す微少位相差が連続して現れるときに、”1”と”2”がランダムに現れるまで正規化係数を徐々にずらす。演算回路は、出力クロックの積算値から微少位相差の値を引いた値を、周波数制御語の積算値から差し引いて、基準クロックと出力クロックの位相差を示す位相差信号を生成する。発振回路は、基準クロックと出力クロックの位相を合わせるために、位相差信号に基づいて出力クロック信号の周波数を変更する。 (もっと読む)


【課題】動作電流を変えても直流出力電圧の変わらない差動論理回路及び分周回路、さらには、周波数シンセサイザにおける動作電流の調整方法を提供する。
【解決手段】複数対の差動論理信号を入力し論理演算を行ってその結果を一対の差動信号出力端子から出力する差動論理部と、差動論理部に電流を供給する電流源回路であって前記電流の大きさが制御可能な電流源回路と、差動信号出力端子に接続された負荷回路と、負荷回路に接続され、一対の差動信号出力端子の直流出力電圧が一定の電圧になるように負荷回路の負荷を制御する負荷制御回路と、を備える。 (もっと読む)


【課題】入力信号の立ち上がり時と立ち下がり時で遷移時間差の少ないレベルシフト回路を提供する。
【解決手段】同じ回路構成のVDD 電源系の第1、第2のレベルシフタ11、12と、VEXTQ 電源系のインバータ13と、VDD 電源系のインバータ15を具備し、第1のレベルシフタ11内の2個の入力用NMOSトランジスタTN1 、TN2 のゲート端子には、VEXTQ 電源系の入力信号INとインバータ13の出力信号を入力し、第2のレベルシフタ12内の2個の入力用NMOSトランジスタTN3 、TN4 のゲート端子には、第1のレベルシフタ11の出力ノードA2の信号とインバータ13の出力信号を入力し、第2のレベルシフタ12の出力ノードA4の信号をインバータ15により波形整形して出力信号OUT を得る。 (もっと読む)


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