【課題】所望の論理回路を構成する記憶素子ブロックの総量を減らすことを図る。
【解決手段】Ｎ（Ｎは、２以上の整数）本のアドレス線と、Ｎ本のデータ線と、複数の記憶部であって、各記憶部は、前記Ｎ本のアドレス線から入力されるアドレスをデコードしてワード線にワード選択信号を出力するアドレスデコーダと、前記ワード線とデータ線に接続し、真理値表を構成するデータをそれぞれ記憶し、前記ワード線から入力される前記ワード選択信号により、前記データを前記データ線に入出力する複数の記憶素子を有する、複数の記憶部と、を備え、前記記憶部のＮ本のアドレス線は、前記記憶部の他のＮ個の記憶部のデータ線に、それぞれ接続するとともに、前記記憶部のＮ本のデータ線は、前記記憶部の他のＮ個の記憶部のアドレス線に、それぞれ接続する半導体装置が提供される。 （もっと読む）

【課題】コンフィグデータ提供に要する処理負荷及び通信帯域の集中を分散できる。
【解決手段】ＦＰＧＡ２１を搭載したプラグインカード１０と、管理テーブル３２を参照して、ネットワーク２に接続された異なるノード３に対してＦＰＧＡ２１のコンフィグデータのダウンロードを要求する主制御カード１３内のＣＰＵ３４とを有する。ＣＰＵ３４は、ダウンロード要求に応じてダウンロード元のノード３から取得されたコンフィグデータを、ＦＰＧＡ制御部２２を通じて、ＦＰＧＡ２１内のメモリ２１Ａに格納する。更に、ＣＰＵ３４は、ＦＰＧＡ２１内のメモリ２１Ａ内のコンフィグデータに基づき、当該ＦＰＧＡ２１に対するコンフィグレーションを実行する。 （もっと読む）

【課題】コンフィギュレーションデータの更新情報を極めて簡素な信号で表現させ得る信号処理ユニットを提供する。
【解決手段】信号処理ユニット１００は、コンフィギュレーションデータの更新情報が周波数信号によって表現され、当該周波数信号がＦＰＧＡから出力される。また、ＣＰＵでは、入力された周波数信号の周波数ｆに基づいて、コンフィギュレーションデータの更新情報を認識する処理を行うこととされる。このため、ＦＰＧＡでは、一つのデータｐｉｎから更新情報に係る信号を出力させることが可能となり、当該ＦＰＧＡに配備される他のデータｐｉｎを有効に利用できる。また、ＣＰＵでは、周波数信号の周波数ｆに基づいて更新情報を特定できるので、パルスエッジ等の間隔を検出することで直ちに更新情報を認識することが可能となる。 （もっと読む）

【課題】アクセラレータで演算処理される機能に応じてプログラマブルデバイスの構成を適正化することにより、アクセラレータによる演算処理の効率化と省エネを図る。
をする。
【解決手段】コンフィギュレーションデータにより構成又は再構成可能なプログラマブルデバイス２２０を有するアクセラレータ２００を使用して演算処理を実行する情報処理装置であって、コンフィギュレーションデータが機能別に複数格納された領域内から前記演算処理の機能に応じたコンフィギュレーションデータに関する情報を選択するデータ選択部１２０と、前記選択されたコンフィギュレーションデータに関する情報を前記アクセラレータ２００に転送するデータ転送部１２５と、を備える情報処理装置が提供される。 （もっと読む）

【課題】エラー箇所の特定を実施する際に、システムを停止しないでエラー発生前の高信頼性までシステム性能を復帰させる。
【解決手段】同一動作を行う複数個の再構成可能な集積回路ユニットを備え、複数の該集積回路ユニットのそれぞれに複数のバンクを有する論理回路において、入力されたデータを、複数個の前記集積回路ユニットの各バンクに振り分けて入力する入力データ制御部と、複数個の集積回路ユニットの各バンクから出力されるデータを比較して、データ間の不一致を検出するエラー解析部と、エラー解析部から、データ間の不一致の通知を受けた場合に、複数個の集積回路ユニットの該当するバンクの再構成を行う構成情報制御部と、を備える。 （もっと読む）

【課題】 再構成可能なプログラマブル・デバイスを搭載するアクセラレータと連携して処理を実行する情報処理装置、演算方法およびプログラムを提供すること。
【解決手段】
本発明の情報処理装置１１０は、プログラマブル・デバイス１５０に接続されている。情報処理装置１１０は、各々前記プログラマブル・デバイス上で実現させる機能を定義する構成データが、複数格納される構成データ蓄積手段１２０と、各々対応する構成データによりプログラマブル・デバイス１５０上に実現される機能を利用するソフトウェア・プログラムが、複数格納されるプログラム蓄積手段１１８と、プログラマブル・デバイス１５０に、複数の構成データのうち選択された選択機能に対応する構成データを転送し、構成を要求する構成要求手段１１２とを含む。 （もっと読む）

【課題】
プログラマブルデバイスでソフトエラーが発生した際に、コンフィグメモリを書き直す場合、その間動作を停止しなければならないが、通信装置等、装置停止が及ぼす影響が大きなシステムでは、システムの動作を停止せずに復旧することが必要である。
【解決手段】
複数の制御回路と、前記複数の制御回路からの出力を比較してエラーの発生を検査する比較部と、前記比較部にてエラーが発生していると判断された場合に、前記複数の制御回路のうちエラーが発生していない制御回路の内部状態を記憶する記憶部と、前記比較部にてエラーが発生していると判断された制御回路をリコンフィグするリコンフィグ部と、前記記憶部に記憶されたエラーが発生していない制御回路の内部状態を、前記比較部にてエラーが発生していると判断された制御回路に入力する制御部と、を備えるプログラマブルデバイスである。 （もっと読む）

【課題】性能が向上されたフィールドプログラマブルゲートアレイ（ＦＰＧＡ）を提供する。
【解決手段】フィールドプログラマブルゲートアレイ（ＦＰＧＡ）１０３であって、該ＦＰＧＡは、該ＦＰＧＡ内の少なくとも１つの回路に対するプロセス、電圧、および温度の表示を提供するように適合された監視回路のセット１１５と、該少なくとも１つの回路に対するプロセス、電圧、および温度の該表示から該少なくとも１つの回路に対するボディバイアス値の範囲を導出するように適合されたコントローラ１４０と、該少なくとも１つの回路内の少なくとも１つのトランジスターにボディバイアス信号を提供するように適合されたボディバイアス生成器とを含み、該ボディバイアス信号は、該ボディバイアス値の範囲内の値を有する。 （もっと読む）

【課題】論理装置及びそれを含む半導体パッケージを提供する。
【解決手段】短時間内に他の機能への再構成が可能な論理装置であり、第１機能情報によって定義された第１動作、及び第２機能情報によって定義された第２動作を行う第１機能ブロック；及び第１機能情報によって定義された第３動作、及び第２機能情報によって定義された第４動作を行う第２機能ブロック；を含み、第１機能ブロックは、設定情報を受信して第１機能情報及び第２機能情報のうち一つを選択し、選択された機能情報に基づいて、第１動作または第２動作を行い、第２機能ブロックは、設定情報を受信して第１機能情報及び第２機能情報のうち一つを選択し、選択された機能情報に基づいて、第３動作または第４動作を行うことを特徴とする論理装置を提供する。 （もっと読む）

【課題】動作速度の改善された論理装置を提供する。
【解決手段】所定機能を行うために、入力信号に対する出力信号を生成する論理装置であって、入力信号に対する、可能なあらゆる出力結果を保存する複数の不揮発性メモリセルを備え、前記入力信号に基づいて不揮発性メモリセルのうち一つを選択し、アクセスすることで出力信号を生成することを特徴とする論理装置。 （もっと読む）

【課題】電源電圧の供給を停止しても論理回路の結線状態を保持可能なプログラマブルロジックデバイスにおける処理速度の向上及び低消費電力化を図ることを目的の一とする。
【解決手段】論理状態を切り替え可能な複数の演算回路と、演算回路の論理状態を切り替えるコンフィグレーション状態切り替え回路と、演算回路の電源電圧の供給または停止を切り替える電源制御回路と、複数の演算回路の論理状態及び電源電圧の状態を記憶する状態記憶回路と、状態記憶回路の記憶情報に応じて、コンフィグレーション状態切り替え回路及び電源制御回路の制御を行う演算状態制御回路と、を有し、演算回路とコンフィグレーション状態切り替え回路との間に、酸化物半導体層にチャネル形成領域が形成されるトランジスタが設け、電源制御回路からの電源電圧の停止時に該トランジスタの導通状態を保持する。 （もっと読む）

【課題】電源が遮断されてもデータが保持される新規な論理回路を提供する。また、消費電力を低減できる新規な論理回路を提供する。
【解決手段】２つの出力ノードを比較する比較器と、電荷保持部と、出力ノード電位確定部とを電気的に接続することにより、論理回路を構成する。それにより、電源が遮断されてもデータが保持される論理回路を得ることができる。また、論理回路を構成するトランジスタの総個数を低減させることができる。更に、酸化物半導体を用いたトランジスタとシリコンを用いたトランジスタを積層させることで、論理回路の面積の削減が可能になる。 （もっと読む）

【課題】電源遮断後の起動時間が短く、高集積化及び低消費電力化を図ることが可能であるプログラマブルロジックデバイスを提供する。
【解決手段】入出力ブロックと、論理エレメントを有する複数の論理ブロックと、該複数の論理ブロックを接続する配線とを有するプログラマブルロジックデバイスにおいて、論理エレメントは、コンフィギュレーションデータが保持されたコンフィギュレーションメモリ及び選択回路を有するルックアップテーブルを有する。また、コンフィギュレーションメモリは、酸化物半導体膜をチャネル領域に有するトランジスタと、該トランジスタ及び選択回路の間に設けられた演算回路とを有するメモリ素子を複数有し、入力信号に応じて選択回路によりコンフィギュレーションデータを選択的に切り替えて出力する。 （もっと読む）

【課題】電源電圧の供給を停止しても、論理回路部間の接続関係、又は各論理回路部内の回路構成を維持できる半導体装置を提供する。また、論理回路部間の接続関係の変更、又は各論理回路部内の回路構成の変更を高速で行うことができる半導体装置を提供する。
【解決手段】再構成可能な回路において、回路構成や接続関係等のデータを記憶する半導体素子に酸化物半導体を用いる。特に、半導体素子のチャネル形成領域に、酸化物半導体が用いられている。 （もっと読む）

【課題】電源電位の供給が遮断されたときでもコンフィギュレーションデータの保持が可能で、電源投入後の論理ブロックの起動時間が短い、低消費電力化が可能なプログラマブルロジックデバイスを提供すること。
【解決手段】プログラマブルスイッチのメモリ部のトランジスタに、トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドバンドギャップ半導体である酸化物半導体材料を用いて当該トランジスタを構成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、電源電位の供給が遮断されたときでもコンフィギュレーションデータを保持することが可能となる。 （もっと読む）

【課題】消費電力を抑えることができる、プログラムユニットを用いた半導体装置を提供する。また、信頼性の高い、プログラムユニットを用いた半導体装置を提供する。さらに集積度の高い、プログラムユニットを用いた半導体装置を提供する。
【解決手段】ＰＬＤ等のロジックセル間の接続構造を変更する機能を有する半導体回路において、ロジックセル間を接続や切断、あるいはロジックセルへの電源の供給を、オフ電流またはリーク電流が小さい絶縁ゲート電界効果型トランジスタを用いたプログラムユニットによって制御する。プログラムユニットにはトランスファーゲート回路を設けてもよい。駆動電圧を下げるため、プログラムユニットには容量素子を設けて、その電位をコンフィギュレーション時と動作期間とで異なるものとしてもよい。 （もっと読む）

【課題】電源電位の供給が遮断されたときでも論理回路の切り替え状態の保持が可能で、電源投入後の論理ブロックの起動時間が短く、低消費電力化が可能な、否定論理積（ＮＡＮＤ）回路および否定論理和（ＮＯＲ）回路を容易に切り替えることができる論理回路を提供する。
【解決手段】酸化物半導体を有するトランジスタを介して、ノードへの電荷保持状態を切り替えることによって、否定論理積（ＮＡＮＤ）回路および否定論理和（ＮＯＲ）回路を容易に切り替えることができる。当該トランジスタにはワイドバンドギャップ半導体である酸化物半導体材料を用いることによって、トランジスタのオフ電流を十分に小さくできるため、ノードに保持した電荷の状態を不揮発とすることができる。 （もっと読む）

【課題】周辺の回路構成を複雑にすることなく、繰り返しのデータの書き込みの際の劣化を低減することが可能な、不揮発性スイッチとして用いる半導体装置を提供する。
【解決手段】電源電圧が停止しても導通状態に関するデータの保持を、チャネル形成領域に酸化物半導体層を有する薄膜トランジスタに接続されたデータ保持部で行う構成とする。そしてデータ保持部は、ダーリントン接続された電界効果トランジスタ及びバイポーラトランジスタを有する電流増幅回路における、電界効果トランジスタのゲートに接続することでデータ保持部の電荷をリークすることなく、導通状態を制御する。 （もっと読む）

【課題】スピン・トランスファ・トルク磁気抵抗ランダムアクセスメモリ技術を用いるソフトウェア・プログラマブル・論理のためのシステム，回路および方法を提供する。
【解決手段】磁気トンネル接合（ＭＴＪ）素子と、ＭＴＪ素子に結合されるプログラマブル・ソースと、書込み及び読出し部を備え、前期読出し部は、書込み動作の間中、高インピーダンス状態に設定されるように構成されるＭＵＸドライバを具備し、前記ＭＴＪ素子の第一グループを入力プレーンに配列し、第二グループを出力プレーンに配列し、入力プレーンおよび出力プレーンを、各々のＭＴＪデバイスの自由層の相対的な極性に基づいた論理関数を形成するために組み合わせられるプログラマブル・論理アレイを提供する。 （もっと読む）

【課題】浮動小数点機能を特殊処理ブロックの外に構築する必要性を減少させる、特殊処理ブロックを提供すること。
【解決手段】プログラマブル集積回路デバイス上の特殊処理ブロックであって該特殊処理ブロックは、第一の浮動小数点算術演算子段と、第二の浮動小数点算術演算子段と、該特殊処理ブロック内の構成可能インターコネクトであって、該構成可能インターコネクトは、該第一および第二の浮動小数点算術演算子段の各々に信号をルート付け、各々の外に該信号をルート付ける、構成可能インターコネクトとを含む、特殊処理ブロック。 （もっと読む）