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Fターム[5J042BA04]の内容

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【課題】回路規模を低減しつつ任意の論理を実現可能な半導体集積回路を提供する。
【解決手段】実施形態の半導体集積回路は、第1論理ブロックを少なくとも1つ含む第1回路群と、第1論理ブロックよりも多い数の第2論理ブロックを含む第2回路群と、入力データを第1論理ブロックまたは第2論理ブロックへ入力する機能、および、第1論理ブロックまたは第2論理ブロックから出力される出力データを外部へ出力する機能を有する入出力部とを含む。第1回路群は、第1スイッチブロックと、第1電源制御回路とを有する。第1電源制御回路は、第1回路群に含まれる第1論理ブロックおよび第1スイッチブロックに対する電力の供給および停止を共通に制御する。第2回路群は、第2スイッチブロックと第2電源制御回路とを有する。第2電源制御回路は、第2回路群に含まれる論理ブロックおよび第2スイッチブロックに対する電力の供給および停止を共通に制御する。 (もっと読む)


【課題】
出力電圧が可変な電源を適用していない場合や電源を複数部品で共有している場合においても、PLDの消費電力を低減することが出来る情報処理回路を提供する。
【解決手段】
再構成可能な論理回路と、回路データを格納する記憶素子とから成る情報処理回路であって、記憶素子に格納された前記回路データは、前記再構成可能な論理回路の製造プロセスを検出するプロセス検出回路データと、前記検出された製造プロセスに応じたタイミング対策を施した複数の再構成用回路データであること特徴とする情報処理回路。 (もっと読む)


【課題】プログラマブルなアナログデバイスを提供する。また、電源電位の供給が遮断されたときでもデータの保持が可能で、且つ、低消費電力化が可能なアナログデバイスを提供する。
【解決手段】アナログ素子を含むユニットセルにおいて、ユニットセルのスイッチとして、第1乃至第4のトランジスタを用い、第1のトランジスタと第2のトランジスタとが接続された第1のノード、及び、第3のトランジスタと第4のトランジスタが接続された第2のノードの電位を制御することで、ユニットセルの出力を導通状態、非導通状態、又はアナログ素子を介した導通状態のいずれかに切り替える半導体装置を提供する。 (もっと読む)


【課題】処理の途中に、再構成が行われたとしても、処理ブロックは、当該処理の処理を続行することが出来る。
【解決手段】データに対してそれぞれが所定の処理を行ない、再構成可能な複数の処理手段と、前記複数の処理手段間をデータ転送可能に接続し、再構成可能な接続手段と、を含む処理装置の当該処理手段または当該接続手段のうち何れか一方を、当該処理手段の状態に基づいて、再構成する構成手段を有することを特徴とする制御装置。 (もっと読む)


【課題】消費電力を抑えることができる、プログラムユニットを用いた半導体装置を提供する。また、信頼性の高い、プログラムユニットを用いた半導体装置を提供する。さらに集積度の高い、プログラムユニットを用いた半導体装置を提供する。
【解決手段】PLD等のロジックセル間の接続構造を変更する機能を有する半導体回路において、ロジックセル間を接続や切断、あるいはロジックセルへの電源の供給を、オフ電流またはリーク電流が小さい絶縁ゲート電界効果型トランジスタを用いたプログラムユニットによって制御する。プログラムユニットにはトランスファーゲート回路を設けてもよい。駆動電圧を下げるため、プログラムユニットには容量素子を設けて、その電位をコンフィギュレーション時と動作期間とで異なるものとしてもよい。 (もっと読む)


【課題】低消費電力で、且つ、動的コンフィギュレーションにも対応できる高速なコンフィギュレーションを可能とし、起動するための時間が短いプログラマブルLSIを提供する。
【解決手段】複数のロジックエレメントと、複数のロジックエレメントに入力するためのコンフィギュレーションデータを記憶するメモリエレメントと、を有し、複数のロジックエレメントそれぞれは、コンフィギュレーションメモリを有し、コンフィギュレーションメモリに記憶されたコンフィギュレーションデータに応じて、異なる演算処理を行い、且つ、ロジックエレメント間の電気的接続を変更し、メモリエレメントは、チャネルが酸化物半導体層に形成されるトランジスタと、当該トランジスタがオフ状態となることによってフローティングとなるノードと、を有する記憶素子を用いて構成する。 (もっと読む)


【課題】標的デバイス上に部分再構成(PR)モジュールを設置し、かつルーティングするための方法および装置を提供すること。
【解決手段】標的デバイス上にシステムを設計するための方法であって、方法は、標的デバイス上のリソースをシステムの静的論理モジュールと部分再構成可能な(PR)モジュールとに割り当てることと、割り当てられたリソースを用いて、標的デバイス上のPRモジュールのうちの1つのインスタンスを並列に設置し、ルーティングすることのうちの1つを行うこととを含む。 (もっと読む)


【課題】 制御端子が浮遊状態になると、予期しないリーク電流などにより電極に電荷が蓄積され、電極の電位が変動し、スイッチが誤動作してしまう可能性がある。
【解決手段】 クーロン力により湾曲させることで第1の信号電極と第2の信号電極とを接触または分離することが可能な架橋部と、前記架橋部を制御するための制御端子とを有するスイッチ素子と、前記制御端子に接続された第1の不揮発性半導体素子と、前記制御端子および前記第1の不揮発性半導体素子に接続された第2の不揮発性半導体素子とを備える。 (もっと読む)


【課題】好適なPLDを提供すること。
【解決手段】PLDと論理セルの中の一個とから成る装置であって、PLDはアレイの行と列とに配列された複数のCLBとアレイのCLBを互いに接続する複数のCLB間ラインを含み、複数のCLBの各々は論理セルの第一スライスと論理セルの第二スライスを有し、アレイに於ける一つの行のCLBの論理セルの第一スライスと論理セルの第二スライスは夫々第一搬送チエインと第二搬送チェインによって互いに接続されて居り、上記論理セルのなかの一個は、上記一個の論理セルに与えられる入力のセットに論理機能を移植するための一個以上のルックアップテーブルと、搬入信号を受信し、第一搬送チェインの一部を成す搬出信号を生成するように構成された算術論理回路と、第一出力レジスタと、第二出力レジスタとを含み、論理セルによって生成される出力のセットは第一出力レジスタと第二出力レジスタの間に分割される、装置。 (もっと読む)


集積回路のための前置加算器段(204)を備えたデジタル信号処理ブロック(200)を記載する。デジタル信号処理ブロックは前置加算器段(204)および制御バス(202)を含む。制御バスは、前置加算器段の演算を動的に制御するために前置加算器段(204)に結合される。前置加算器段は、制御バスに結合された第1のマルチプレクサ(306)の第1の入力ポートと、制御バスに結合された第1の論理ゲート(322)の第2の入力ポートと、制御バスに結合された第2の論理ゲート(321)の第3の入力ポートと、制御バスに結合された加算器/減算器(331)の第4の入力ポートとを含む。
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複数の入力部(I,I’)を一つのグループとする入力ポート及び複数の出力部(O,O’)を一つのグループとする出力ポートを有する、プログラマブルゲートアレイ用の相互接続スイッチ(2)であって、入力部及び出力部は、入力部から出力部に下る連結3構造に接続され、連結3構造は、単一経路によって全ての入力ポートの各入力部を各出力ポートの少なくとも一つの出力部に接続するために複数のレベルで構成されたルーティング素子(4,5,6)を備える。相互接続スイッチ、論理ユニット及びこれらの二つを有するプログラマブルゲートアレイは、ネットワークの二つのポイント間の単一経路を確立するために配置される。 (もっと読む)


【課題】時間パラメータを含む三次元に効率よく論理回路を配置できる情報処理システム、プログラマブル論理回路、及び、配線方法を提供する。
【解決手段】情報処理システムは、PLD(Programmable Logic Device)を備える。PLDは、モジュールを備える。モジュールは、複数の演算器エレメントを備える。情報処理システムは、二次元論理回路110を作成し、二次元論理回路110に基づいて仮想的な三次元論理回路120を作成する。PLDは、仮想的な三次元論理回路120を、時間パラメータを含む三次元論理回路として動的に再構成しながら、つまり、モジュールを論理回路A〜Dの順に再構成しながら、データ処理を行う。 (もっと読む)


【課題】半導体集積回路装置の熱による誤作動を確実に防止するとともに温度低下後の復旧を容易に行う。
【解決手段】パターン描画装置の制御部では、各半導体集積回路装置61においてFPGA611のデバイス温度が継続的に測定されており、デバイス温度が停止温度よりも高くなった際に、CPU613からFPGA611に対して回路設定開始信号が送信されることにより、FPGA611から論理回路が消去されて待機状態とされ、その後、デバイス温度が復旧温度よりも低くなった際に、CPU613によりFPGA611に論理回路が再設定されることによりFPGA611が復旧される。パターン描画装置1では、このような制御方法により半導体集積回路装置61が制御されることにより、FPGA611からの熱による半導体集積回路装置61の誤作動を確実に防止することができ、また、FPGA611の温度低下後の復旧を容易に行うことができる。 (もっと読む)


【課題】従来の主なプログラマブルロジックアレイは一度のみの変更に限定されていた、あるいは電源投入時にプログラム情報を外部の不揮発性メモリからロードし直す必要があり、電源投入時における即時の動作はできなかった。また、FPGA等は面積効率が悪くコストが非常に高く、低価格の商品においては容易に用いることが困難であった。
【解決手段】MOSFETとゲート部に強誘電体を有するMFSFETを並列にした単位プログラマブルトランジスタセルを複数個行列状に配置し、MFSFETを状態書き込み回路によってオン・オフの設定を行うことにより、任意の直列NAND型のアレイを形成し、所望の論理回路を得る。これにより前記課題を克服したプログラマブルロジックアレイが具現化する。 (もっと読む)


【課題】 論理検証対象ボードを再設計することなく、論理検証を行うことを可能とする技術を提供する。
【解決手段】 基板の片面または両面に複数の論理をプログラム可能な論理素子(プログラマブルLSI)と、接続をプログラム可能なスイッチング素子と、前記複数のプログラム可能な論理素子と前記スイッチング素子と前記複数のコネクタとを搭載するためのボードとを設けると共に、論理素子とスイッチング素子を接続する配線を形成し、外部と電気的に接続するコネクタを基板の周縁部に搭載して、論理モジュールを構成する。 (もっと読む)


【課題】ダイナミック回路において、評価制御トランジスタを省略してトランジスタのスタック段数を削減するとともに評価制御トランジスタの省略に伴う初期化動作時の貫通電流の発生を抑制する。
【解決手段】ダイナミック回路は、ダイナミックノード(10)、複数の入力信号についての論理評価結果に応じてダイナミックノード(10)の充電状態を変化させる評価回路(30)、評価回路(30)のレプリカ回路(403)による論理評価結果に応じて論理レベルが変化する制御信号を出力する制御回路(40)、制御回路(40)及び外部からそれぞれ制御信号を受け、これら制御信号に従ってダイナミックノード(10)の初期化の開始及び停止を制御する初期化回路(20)を備えている。 (もっと読む)


【課題】複数論理のアーリープロトタイピング検証を、同一のシステム基板で高速に実行することのできる技術を提供する。
【解決手段】FETスイッチ903を使用し、高速な配線経路切り替えを実現するとともに、そのオン/オフ制御をプログラマブルスイッチ(FPGA等)902で行うことで、論理分割、FPGA間配線処理時に、FPGA901にプログラムされるターゲット論理に合わせてFETスイッチ903の制御を決定する。 (もっと読む)


【課題】汎用性を確保しつつプログラマブル論理デバイス上に構成する回路の動作速度/消費電力を切替可能とする。
【解決手段】プリンタI/Fカードに搭載されたFPGA上に、複数のシーケンサを含むI/F回路を構成させるにあたり、I/Fカードに複数台のプリンタが接続されI/F回路中の一部のシーケンサが高速で動作することが要求される場合には、前記一部のシーケンサがone-hotタイプの状態遷移回路((B)参照)を含むシーケンサで構成された高速動作版のI/F回路をFPGA上に構成させ、I/Fカードにプリンタが1台のみ接続され消費電力低減が重視される場合には、I/F回路中の全てのシーケンサがgrayタイプの状態遷移回路((C)参照)を含むシーケンサで構成された低消費電力版のI/F回路をFPGA上に構成させる。 (もっと読む)


【課題】 プログラマブル論理回路装置をLSI化した場合のチップ面積を小さくし、消費電力を削減すると共に、機能切り替え時のアクセス時間を短縮することを目的とする。
【解決手段】 論理回路3を複数の単位ブロックに細分化し、単位ブロックの論理回路31を直列に接続すると共に、各単位ブロックの論理回路31の論理演算結果を出力する構成とし、定義用メモリ2を単位ブロックの論理回路31に対応する複数の単位ブロックに細分化し、データ出力切り替え信号により、単位ブロックの定義用メモリ21の内容を変更する制御回路4と、制御回路4から出力されるデータ出力切り替え信号により、各単位ブロックの論理回路31の出力を選択するセレクタ5とを備える。 (もっと読む)


【課題】 LSIの処理エレメントの入出力の制限を考慮して、適切に、データフロー上の処理エレメントを、LSI上の処理エレメントに割り当てる。
【解決手段】 データフロー上の処理エレメントの属性、および、処理エレメント間を接続する信号線の情報を含むデータフローファイル100を記憶装置12から読み出して、データフローファイル100中の信号線の情報を参照して、信号線ごとに、信号線に出力するデータフロー上の処理エレメントと、当該信号線を入力するデータフロー上の処理エレメントとを特定して、信号線ごとに、特定された処理エレメントに対応する、LSI上の処理エレメントのそれぞれに接続可能なバスについて、信号線についてのバスとして使用可能であることを示す情報を含むバスリソースリクエストマップ101を、記憶装置12中に生成する。 (もっと読む)


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