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【課題】熱を入力として熱を出力とする論理演算素子を提供する。
【解決手段】熱論理演算素子として、スピン軌道相互作用を用いて熱電変換を行う少なくとも2つの熱電変換素子と、構成する論理ゲートに対応させて個々の熱電変換素子の起電力取出し領域を少なくとも抵抗発熱体を介して接続した伝導路とを有して、その少なくとも2つの熱電変換素子の各々への熱入力を入力とすると共に、伝導路の抵抗発熱体から得られる熱を出力として、論理ゲートとして動作させる。 (もっと読む)


【課題】電子回路網の信頼性を向上させるための装置および関連する方法を提供すること。
【解決手段】上記装置は、装置の第1の構成に使用される第1のセットの回路要素と、装置の第2の構成に使用される第2のセットの回路要素とを含み、装置の第1の構成は、装置の信頼性を向上させるために、装置の第2の構成に切り替えられる。上記方法は、第1の構成に割り当てられた第1のセットの回路要素を使用することによって、第1の構成で集積回路(IC)を動作させることと、第2の構成に割り当てられた第2のセットの回路要素を使用することによって、第2の構成でICを動作させることとを含み、第1の構成でICを動作させた後に第2の構成でICを動作させるのは、ICの信頼性を向上させる。 (もっと読む)


【課題】電源電圧の供給を停止しても論理回路の結線状態を保持可能なプログラマブルロジックデバイスにおける処理速度の向上及び低消費電力化を図ることを目的の一とする。
【解決手段】論理状態を切り替え可能な複数の演算回路と、演算回路の論理状態を切り替えるコンフィグレーション状態切り替え回路と、演算回路の電源電圧の供給または停止を切り替える電源制御回路と、複数の演算回路の論理状態及び電源電圧の状態を記憶する状態記憶回路と、状態記憶回路の記憶情報に応じて、コンフィグレーション状態切り替え回路及び電源制御回路の制御を行う演算状態制御回路と、を有し、演算回路とコンフィグレーション状態切り替え回路との間に、酸化物半導体層にチャネル形成領域が形成されるトランジスタが設け、電源制御回路からの電源電圧の停止時に該トランジスタの導通状態を保持する。 (もっと読む)


【課題】電源電圧の供給を停止しても、論理回路部間の接続関係、又は各論理回路部内の回路構成を維持できる半導体装置を提供する。また、論理回路部間の接続関係の変更、又は各論理回路部内の回路構成の変更を高速で行うことができる半導体装置を提供する。
【解決手段】再構成可能な回路において、回路構成や接続関係等のデータを記憶する半導体素子に酸化物半導体を用いる。特に、半導体素子のチャネル形成領域に、酸化物半導体が用いられている。 (もっと読む)


【課題】新たな構成の不揮発性の記憶回路を用いた信号処理回路を提供する。
【解決手段】信号処理回路は、電源電圧が選択的に供給され、第1の高電源電位が選択的に与えられる第1のノードを有する回路と、第1のノードの電位を保持する不揮発性の記憶回路とを有する。不揮発性の記憶回路は、チャネルが酸化物半導体層に形成されるトランジスタと、トランジスタがオフ状態となることによってフローティングとなる第2のノードとを有する。トランジスタはエンハンスメント型のnチャネル型のトランジスタである。トランジスタのゲートには、第2の高電源電位または接地電位が入力される。電源電圧が供給されないとき、トランジスタはゲートに接地電位が入力されてオフ状態を維持する。第2の高電源電位は、第1の高電源電位よりも高い。 (もっと読む)


【課題】周辺の回路構成を複雑にすることなく、繰り返しのデータの書き込みの際の劣化を低減することが可能な、不揮発性スイッチとして用いる半導体装置を提供する。
【解決手段】電源電圧が停止しても導通状態に関するデータの保持を、チャネル形成領域に酸化物半導体層を有する薄膜トランジスタに接続されたデータ保持部で行う構成とする。そしてデータ保持部は、ダーリントン接続された電界効果トランジスタ及びバイポーラトランジスタを有する電流増幅回路における、電界効果トランジスタのゲートに接続することでデータ保持部の電荷をリークすることなく、導通状態を制御する。 (もっと読む)


【課題】スピン・トランスファ・トルク磁気抵抗ランダムアクセスメモリ技術を用いるソフトウェア・プログラマブル・論理のためのシステム,回路および方法を提供する。
【解決手段】磁気トンネル接合(MTJ)素子と、MTJ素子に結合されるプログラマブル・ソースと、書込み及び読出し部を備え、前期読出し部は、書込み動作の間中、高インピーダンス状態に設定されるように構成されるMUXドライバを具備し、前記MTJ素子の第一グループを入力プレーンに配列し、第二グループを出力プレーンに配列し、入力プレーンおよび出力プレーンを、各々のMTJデバイスの自由層の相対的な極性に基づいた論理関数を形成するために組み合わせられるプログラマブル・論理アレイを提供する。 (もっと読む)


【課題】浮動小数点機能を特殊処理ブロックの外に構築する必要性を減少させる、特殊処理ブロックを提供すること。
【解決手段】プログラマブル集積回路デバイス上の特殊処理ブロックであって該特殊処理ブロックは、第一の浮動小数点算術演算子段と、第二の浮動小数点算術演算子段と、該特殊処理ブロック内の構成可能インターコネクトであって、該構成可能インターコネクトは、該第一および第二の浮動小数点算術演算子段の各々に信号をルート付け、各々の外に該信号をルート付ける、構成可能インターコネクトとを含む、特殊処理ブロック。 (もっと読む)


【課題】レジスタ、過電圧検出回路およびロジック回路を有しているプログラマブル集積回路デバイスを提供すること。
【解決手段】少なくとも1ビットの値を格納するように構成されているレジスタであって、該レジスタは、印加された電圧源に結合されている、レジスタと、過電圧検出回路であって、該過電圧検出回路は、該印加された電圧源によって発生された電圧を検出することと、検出された電圧がトリガー電圧よりも高いか、または等しい場合に、過電圧信号を生成することとを行うように構成されている、過電圧検出回路と、ロジック回路であって、該ロジック回路は、該生成された過電圧信号に応答して、該レジスタをクリアにするように構成されている、ロジック回路とを含む、プログラマブル集積回路デバイス。 (もっと読む)


【課題】回路の一部に不具合が生じて新たな回路を同一基板内に再構成する場合に、この新たな回路との関係で伝送される信号のタイミングに不具合が生じないようにすることが可能なFPGA、FPGAを用いた回路再構成システム、方法およびプログラムを得ること。
【解決手段】回路ブロック監視手段12が回路ブロックを構成する論理部に不具合があることを検出すると、これに代わる新しい回路ブロックを構成するとき最適化処理実行手段13は論理部同士を接続する接続部による信号の伝達タイミングを前の回路ブロックの接続部と可能な限り同一になるように最適化する。回路ブロック交代手段14は新しい回路ブロックの運用を開始させる。 (もっと読む)


【課題】プログラマブルロジックデバイスに適用してプログラマブルロジックアレー集積回路デバイスの動作速度を増加するための相互接続リソースの提供。
【解決手段】プログラマブルロジック集積回路(10)は、交差する複数の領域の行および列からなる配列をもって、デバイス上に配置された複数のプログラマブルロジック領域(20)を有する。領域から領域へおよび/または領域間におけるプログラム可能な相互接続を形成するための相互接続リソース(例えば、相互接続コンダクタ等)が設けられ、これらのうちの少なくともいくつかは、構造的には類似であるが著しく異なる信号伝送速度特性を有する2つの形式で構成される。例えば、これらの双対形式相互接続リソースのうちの主要なまたは大きな部分(200a,210a,230a)はノーマル速度と呼ばれるものであり、少ないほうの部分(200b,210b,230b)は大幅に高速な信号速度を有する。 (もっと読む)


【課題】論理回路、該論理回路を含む集積回路及び該集積回路の動作方法を提供する。
【解決手段】入力信号の電圧及び電流のうち少なくともいずれか一つによって変更される抵抗レベルを有し、抵抗レベルを記憶する少なくとも1つの可変抵抗素子を含み、少なくとも1つの可変抵抗素子に記憶された抵抗レベルに対応するマルチレベル・データをラッチする論理回路である。 (もっと読む)


【課題】ON状態とOFF状態のコントラスト(High/Low比)を高くし、消費電力を低減する。
【解決手段】論理回路は、ゲート10,11が入力端子3,4に接続され、ドレイン12が出力端子5に接続され、ソース13がグランド端子8に接続されたインプレーンダブルゲートトランジスター1と、ゲート20,21およびソース23がインプレーンダブルゲートトランジスター1のドレイン12に接続され、ドレイン22がバイアス端子6に接続されたインプレーンダブルゲートトランジスター2とを備える。 (もっと読む)


【課題】プログラマブルロジックデバイスのための特殊処理ブロックを提供すること。
【解決手段】プログラマブルロジックデバイスのための特殊処理ブロックは、個々の乗算を計算せずに両方の乗算の部分積を加算して、2つの乗算の合計を実行する基本処理ユニットを組み入れる。そのような基本処理ユニットは、従来の別々の乗算器および加算器より少ない領域を消費する。特殊処理ブロックは、ブロックが様々なデジタル信号処理動作のために構成されることを可能にするために、ループバック機能とともに、入力および出力段を更に有する。 (もっと読む)


【課題】歩留りの向上を実現できる、自己修正可能な半導体を提供する。
【解決手段】自己修正可能な半導体は、同じ機能を実行しかつ副機能ユニットを有する、多数の機能ユニットを備える。半導体は、完全または部分的な1つ以上のスペア機能ユニットを備え、当該スペア機能ユニットは、半導体へと集積される、副機能ユニットの欠陥が検出されると、その副機能ユニットは、切り替えられて、完全または部分的なスペア機能ユニットにおける副機能ユニットと、置き換えられる。この再構成は、副機能ユニットと関連付けられたスイッチング・デバイスによって実現される。欠陥のある機能ユニットや副機能ユニットは、組立後に電源を投入している最中に動作中に周期的に検出されてよく、および/又は手動で検出してもよい。 (もっと読む)


【課題】多数の異なるプロトコルに対して、および広範囲のデーターレートに対して、シリアル形式のデータをパラレル形式のデータに変換することが可能な、デシリアライザ回路網を提供する。
【解決手段】プログラマブルロジックデバイス(「PLD」)などの高速シリアルデータレシーバ回路網用のデシリアライザ回路網(10)は、シリアルデータを任意の複数のデータ幅を有するパラレルデータに変換するための回路網を含む。該回路網(10)はまた、広範囲の周波数の中の任意の周波数で動作可能である。該回路網(10)は様々な観点において構成可能/再構成可能であり、その構成/再構成の少なくとも1部分はダイナミックに(すなわち、PLDのユーザーモードオペレ−ションの間に)制御され得る。 (もっと読む)


【課題】ユーザによってプログラミング可能な集積回路を複数用いるシステムの設計・検証期間を短縮する。
【解決手段】集積回路であるフィールド・プログラマブル・ゲートアレイ1は、外部からユーザによってプログラミング可能な論理回路である処理ブロック2と、外部からの入力データI1a,I1bを内部クロックCKでリタイミングするFIFOレジスタ3−1,3−2と、処理ブロック2の出力データとFIFOレジスタ3−2の出力データのうちどちらか一方を選択して外部に出力するセレクタ4−1と、処理ブロック2の出力データとFIFOレジスタ3−2の出力データのうちどちらか一方を選択して入力データとして処理ブロック2に入力するセレクタ4−2とを有する。 (もっと読む)


【課題】プログラム可能な半導体装置において、クロック周波数を保証しつつ、複数の演算命令の組み合わせで形成される演算処理を効率的に実行できる。
【解決手段】本開示の一実施形態は、一定のクロック信号に同期して演算を行う半導体装置であって、演算制御情報を出力する制御部13と、データを記憶する記憶部11と、第1のデータに対して第1の演算制御情報に従い演算を行う演算ユニット100と、第2のデータに対して第2の演算制御情報に従い演算を行う演算ユニット101とを備える。演算ユニット100は、演算回路を複数個備える。演算ユニット101は、論理ゲート段数n(n>m)の演算回路を少なくとも1個備える。 (もっと読む)


【課題】スピンMOSFETのソース/ドレイン領域におけるMTJの強磁性体に垂直磁化膜を用いても、隣接トランジスタへの漏れ磁界による影響を抑制し、シフト調整を可能にし、チャネル領域中のスピン緩和を抑制するスピンMOSFETを提供する。
【解決手段】下地層65の上に設けられた磁化の向きが膜面に垂直でかつ不変な第1強磁性層72と、第1強磁性層72上に設けられたチャネルとなる半導体層74と、半導体層74上に設けられた、磁化の向きが膜面に垂直でかつ可変な第2強磁性層78と、第2強磁性層78上に設けられたトンネルバリア80と、トンネルバリア80上に設けられた、磁化の向きが膜面に垂直かつ不変で第1強磁性層72の磁化の向きと反平行な磁化の向きを有する第3強磁性層82と、半導体層74の側面に設けられたゲート絶縁膜90aと、半導体層74と反対側に位置するように設けられたゲート電極76と、を備えている。 (もっと読む)


【課題】コンフィグレーション方法及びコンフィグレーション制御回路において、FPGA回路のクロック周波数やスルーレート等のコンフィグレーションデータを自動調整可能にすることを目的とする。
【解決手段】FPGA回路のコンフィグレーションを行うコンフィグレーション方法において、コンフィグレーション回路からFPGA回路にコンフィグレーションデータを設定するコンフィグレーションが失敗した回数をFPGA回路内でカウントし、前記回数が上限値以下であると前記コンフィグレーションが失敗した時の前記コンフィグレーションデータを予め設定されているルールに従ってFPGA回路内で調整してコンフィグレーションを再実行し、前記コンフィグレーションが成功すると、成功した時点のコンフィグレーションデータをFPGA回路からコンフィグレーション回路に設定するように構成する。 (もっと読む)


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