【課題】メモリ領域に格納されているコンフィギュレーションデータを直接読み出してコンフィギュレーションを実施するＦＰＧＡのコンフィギュレーションを高い信頼性をもって確実に行えるコンフィギュレーション制御回路、ＦＰＧＡ装置及び方法を提供する。
【解決手段】ＦＲＯＭ１２には、同じ内容のコンフィギュレーションデータが複数個格納されている。信号制御部０８が、ＦＰＧＡ０１にコンフィギュレーションのトリガを与えると、ＦＰＧＡ０１は、ＦＰＧＡ０１がデータの読み出し先として指定するＦＲＯＭ１２の指定領域に格納されているデータを読み出して、コンフィギュレーションを行う。コンフィギュレーションが失敗した場合には、信号制御部０８は、ＦＲＯＭ１２の指定領域を切り替え、ＦＰＧＡ０１がＦＲＯＭ１２の切り替え後の指定領域から別のデータを読み出してコンフィギュレーションするためのトリガをＦＰＧＡ０１に与える。 （もっと読む）

【課題】プログラマブルロジックデバイスに適用してプログラマブルロジックアレー集積回路デバイスの動作速度を増加するための相互接続リソースの提供。
【解決手段】プログラマブルロジック集積回路（１０）は、交差する複数の領域の行および列からなる配列をもって、デバイス上に配置された複数のプログラマブルロジック領域（２０）を有する。領域から領域へおよび／または領域間におけるプログラム可能な相互接続を形成するための相互接続リソース（例えば、相互接続コンダクタ等）が設けられ、これらのうちの少なくともいくつかは、構造的には類似であるが著しく異なる信号伝送速度特性を有する２つの形式で構成される。例えば、これらの双対形式相互接続リソースのうちの主要なまたは大きな部分（２００ａ，２１０ａ，２３０ａ）はノーマル速度と呼ばれるものであり、少ないほうの部分（２００ｂ，２１０ｂ，２３０ｂ）は大幅に高速な信号速度を有する。 （もっと読む）

【課題】単純な回路構成により演算実行のレイテンシを吸収できるリコンフィギュラブル回路を提供する。
【解決手段】リコンフィギュラブル回路は、複数のデータが全て同時に有効状態になると複数のデータに対して演算を実行し、複数のデータが全て同時に有効状態である間、演算により得られた演算結果を示す有効状態のデータを出力し続ける演算器を、複数個含むデータ演算部と、演算器間を再構成可能に接続するデータ選択部と、一連の演算を実行するようにデータ選択部により接続された一連の演算器に入力されるデータを入力データして保持するデータ入力部とを含み、データの有効及び無効状態は該データに対として付随する有効及び無効を示す信号により示され、一連の演算を実行する間はデータ入力部からデータ演算部に供給されている入力データを有効状態の同一データに固定しておく。 （もっと読む）

【課題】コンフィグレーション方法及びコンフィグレーション制御回路において、ＦＰＧＡ回路のクロック周波数やスルーレート等のコンフィグレーションデータを自動調整可能にすることを目的とする。
【解決手段】ＦＰＧＡ回路のコンフィグレーションを行うコンフィグレーション方法において、コンフィグレーション回路からＦＰＧＡ回路にコンフィグレーションデータを設定するコンフィグレーションが失敗した回数をＦＰＧＡ回路内でカウントし、前記回数が上限値以下であると前記コンフィグレーションが失敗した時の前記コンフィグレーションデータを予め設定されているルールに従ってＦＰＧＡ回路内で調整してコンフィグレーションを再実行し、前記コンフィグレーションが成功すると、成功した時点のコンフィグレーションデータをＦＰＧＡ回路からコンフィグレーション回路に設定するように構成する。 （もっと読む）

【課題】プログラマブルロジックデバイス上またはこれと結合して設けられるクロックデータリカバリ回路の提供
【解決手段】プログラマブルロジックデバイス（“ＰＬＤ”）が多数のＣＤＲシグナリングプロトコルのうちの任意のものによって交信することを可能にするため、このＰＬＤにプログラマブルクロックデータ復元（“ＣＤＲ”）回路を装備する。ＣＤＲ回路は、ＰＬＤ内に内蔵するか、完全あるいは部分的に独立した集積回路とすることができる。この回路は、ＣＤＲ入力、ＣＤＲ出力、またはそれらの両方を行うことができる。ＣＤＲ機能は、例えば非ＣＤＲ低電圧作動シグナリング（“ＬＶＤＳ”）等のその他の非ＣＤＲシグナリング機能と組合わせて提供することができる。この回路は、大規模なシステムの一部とすることができる。 （もっと読む）

【課題】充分に高い診断精度を確保することが可能なＦＰＧＡの異常診断方法及び装置を提供すること。
【解決手段】ＦＰＧＡ１を構成する全ての回路ブロックＣＩＲa〜ＣＩＲdにはそれぞれカウンタＣＯＵa〜ＣＯＵdが設けられており、これらはカウンタＣＯＵa，ＣＯＵb，ＣＯＵd，ＣＯＵcの順に順次直列接続されてカウンタ直列接続体を形成している。発振器２からの発振信号は、Ｉ／ＯブロックIOaの入力ピンを介してカウンタＣＯＵaに入力され、また、カウンタＣＯＵcからは、Ｉ／ＯブロックIOcの出力ピンを介して、順次分周された発振信号がカウンタクリア信号としてウォッチドッグタイマ３に出力される。ウォッチドッグタイマ３の動作に基づき正常と診断した場合には、全ての回路ブロックが必ず正常であることが保証される。 （もっと読む）

【課題】回路構成を再構成可能であるとともに、同時に複数のアプリケーションを実行することを可能にする半導体装置を提供する。
【解決手段】コンフィグレーションデータの保持用及び演算処理の結果の保持用に同じバンク数のレジスタバンクを設け、バンク切り替え信号によりレジスタバンクのバンクを同期して切り替えるようにして、アプリケーションの切り替えに応じて、コンフィグレーションデータ及び処理に用いるデータを同期して切り替えて処理を実行可能にし、同時に複数のアプリケーションを実行できるようにする。 （もっと読む）

【課題】内部動作が停止した場合に外部バッファと適切にデータのやり取りが可能なリコンフィギュラブル回路を提供する。
【解決手段】リコンフィギュラブル回路は、複数の演算器と該演算器間を再構成可能に接続するネットワーク回路とを含むリコンフィギュラブル演算器アレイと、リコンフィギュラブル演算器アレイの動作の実行及び停止を制御する停止制御回路と、リコンフィギュラブル演算器アレイの動作の停止時に外部から供給されるデータを一時的に格納し、リコンフィギュラブル演算器アレイの動作の再開時に格納されたデータをリコンフィギュラブル演算器アレイに供給するバッファ回路とを含むことを特徴とする。 （もっと読む）

【課題】プログラマブルロジックデバイス上に、遅延ユニット毎の遅延時間のばらつきの少ないパルス遅延回路を構成する。
【解決手段】ＦＰＧＡには、１列に配置された複数のロジックセルからなるセル列が多数設けられており、同一のセル列に属する二つのロジックセル間の伝送（以下「同セル列内伝送」という）と、異なるセル列に属する二つのロジックセル間の伝送（以下「異セル列間伝送」という）とでは、遅延が異なったものとなる。ストレートディレイラインを構成する遅延ユニットＲ１〜ＲｎをＦＰＧＡに実装する際にマニュアルで配置する。具体的には、遅延ユニットＲ１〜Ｒｎを隣接するｎ個のセル列ＣＣ１〜ＣＣｎに一つずつ割り当て、しかも、遅延ユニットＲ１〜Ｒｎが、その接続順に並ぶように、セル列ＣＣｉ（ｉ＝１，２，…，ｎ）に遅延ユニットＲｉを割り当る。 （もっと読む）

【課題】 ＦＰＧＡをコンフィギュレーションする際に、コンフィギュレーション専用フラッシュＲＯＭを用いていたが、このフラッシュＲＯＭの起動時間が長いのでコンフィギュレーションに時間がかかり、ＦＰＧＡが起動するまでの時間が長くなってしまうという課題を解決する。
【解決手段】 ２バイト以上のデータバス幅を有する汎用メモリにコンフィギュレーションデータを書き込み、このメモリの出力を一括してラッチ回路に取り込み、バイト単位でＦＰＧＡに出力するようにした。ＦＰＧＡのコンフィギュレーション準備時間待つだけでコンフィギュレーションを開始することができるので、ＦＰＧＡの起動時間を短くすることができる。また、複数バイトのデータを一括してラッチ回路に取り込み、このラッチ回路からバイト単位でＦＰＧＡにコンフィギュレーションデータを出力するようにしたので、フラッシュＲＯＭのようなアクセス時間が長くかつ安価なメモリを使用することができる。 （もっと読む）

【課題】エラー検出のためのハードウエア上のオーバーヘッド及び時間的オーバーヘッドを小さくでき、且つエラーを発生した論理素子を特定できる半導体集積回路を提供することを第１目的とする。また、ダイナミック回路のリセット時間による時間的オーバーヘッドを隠蔽でき、実効的な演算スループットを向上させる半導体集積回路を提供することを第２目的とする。
【解決手段】本発明に係る半導体集積回路は、論理素子単位でのハンドシェークを実施し、論理素子単位でのエラー発生の検出を行うことで後段の論理素子にエラー伝搬を行わないこととした。さらに、本発明に係る半導体集積回路は、各論理素子内で同一の論理回路を並列に接続し、２相で動作させることとした。 （もっと読む）

【課題】 カウント入力回路への被カウント信号配線は変更することなく、その被カウント信号をカウントするカウンタを変更したり、あるいは１のカウンタ入力回路へ供給される被カウント信号を、複数のカウンタへ並列に供給することを可能とする。
【解決手段】 入力回路（１１−１〜４）の各出力端とカウンタ（１３−１〜４）の各入力端との間には分配切替回路（１２）が介在され、分配切替回路は、入力回路の各出力端のそれぞれに接続される入力側端子（ＩＮ０〜ＩＮ１）と、カウンタの各入力端のそれぞれに接続される出力側端子（ＯＵＴ１〜ＯＵＴ４）とを有し、かつ入力側端子のそれぞれと出力側端子のそれぞれとの間における導通又は非導通は、任意に設定可能とされる。 （もっと読む）

【課題】外部から故障原因を特定可能な半導体集積回路を提供する。
【解決手段】本発明に係る半導体集積回路１００は、電源投入を検出する検出信号Ｓ_ｄに基づいて、リセット信号Ｓ_ｒを出力するパワーオンリセット回路１１と、リセット信号Ｓ_ｒに基づいて、初期設定が行われる初期化対象回路１２と、パワーオンリセット回路１２から出力されたリセット信号Ｓ_ｒ及び初期値が設定された初期化対象回路１１の出力信号Ｓ_ｏに基づいて、リセット信号Ｓ_ｒをモニタするパワーオンリセットモニタ信号Ｓ_ｍを生成して出力するパワーオンリセットモニタ回路１３と、を備えている。 （もっと読む）

【課題】コンテキストの切り換え内容に応じた最適なクラスタ間のデータ送信を実現する。
【解決手段】リコンフィグ回路１００は、再構成可能なＰＥ（プロセッシングエレメント）の集合からなるクラスタ１１０を複数備え、ＰＥの処理内容とＰＥ間の接続内容が記述されたコンテキストに応じて、クラスタ１１０の構成を動的に切り換え可能である。そして、各クラスタ１１０は、コンテキストの切り換え指示を受け付けると、当該切り換え指示をあらわす報知信号であるインヒビット信号を生成するインヒビット信号生成回路３４０と、クラスタ１１０から他のクラスタ１１０へ送信する出力データに生成された報知信号を付加するインヒビット信号付加回路３５０と、他のクラスタ１１０によって生成された報知信号が付加された出力データが送信されてきた場合に、この出力データのクリア処理をおこなう入力データクリア回路３６０とを備えている。 （もっと読む）

【課題】伝送速度が異なる複数のマンチェスタ符号化信号のデューティ比を補正可能なデューティ補正回路を得ること。
【解決手段】本発明にかかるデューティ補正回路は、マンチェスタ符号化された受信信号の連続する２つの立上りエッジの間隔または立下りエッジの間隔に基づいて受信信号の伝送速度を判定するシンボル周期判定回路７と、受信信号の“Ｈレベル”または“Ｌレベル”の継続時間を観測するエッジ検出回路２およびカウンタ３と、観測結果および判定結果に基づいて波形歪みを検出する波形歪み検出回路４と、波形歪みが検出された場合に波形歪み発生期間、受信信号を反転することにより波形の補正を行うセレクタ５と、を備えることとした。 （もっと読む）

【課題】チップサイズをほとんど変えずに仮トリミングを可能とする半導体回路を実現する。
【解決手段】ｎ個のトリミング回路１Ａ〜１Ｃと、ｎ個のトリミング回路１Ａ〜１Ｃが接続される被調整回路４とを有する半導体回路において、セレクタ回路２と、ｎ個のフリップフロップ回路３Ａ〜３Ｃとを備え、セレクタ回路２を第１のモードに設定することで、ｎ個のトリミング回路１Ａ〜１Ｃがそれぞれｎ個のフリップフロップ回路３Ａ〜３Ｃを経由して被調整回路４に接続され、セレクタ回路２を第２のモードに設定することで、ｎ個のフリップフロップ回路３Ａ〜３Ｃｎビットのカウンタ回路３を構成し、カウンタ回路の３出力が被調整回路４に接続されるようにする。 （もっと読む）

【課題】ＳＳＰＤをアレー化した場合のＳＳＰＤピクセルの信号処理による熱負荷増大に対して適切に対応できる信号処理回路およびインターフェイス回路を提供する。
【解決手段】本発明の信号処理回路２０Ａにおいては、複数の超伝導ナノワイヤ型単一光子検出器１００Ａから出力される信号の処理に用いられ、単一磁束素子により構成された論理回路（２１、２２）が組み込まれている。 （もっと読む）

【課題】 高速シリアルデータ受信回路のアイ開口マージン評価として、クロック相を固定せず、クロックデータリカバリー回路の動作を含んだアイ開口マージン評価回路を提供する。また、位相情報にオフセットを与えることでジッタ成分を付加し、受信データエラー加速試験を可能にする。
【解決手段】 シリアルデータを受信するシリアライザ・デシリアライザ回路201（SerDes）と、並走クロック信号を受信する参照シリアライザ・デシリアライザ回路202（Ref_SerDes）とを有し、シリアライザ・デシリアライザ回路201（SerDes）は、参照シリアライザ・デシリアライザ回路202（SerDes）の生成した位相制御信号P_CSを用いて位相制御された再生クロックにより受信したシリアルデータの直列並列変換を行う。位相制御信号P_CSに、パルス生成回路602からのオフセット調整パルスOffset_Pulseを印加することで、アイ開口マージン評価を行う。 （もっと読む）

【課題】再構成可能な論理回路の再構成時間を短縮し、データ処理の高速化は図ることができるようにしたデータ処理装置を提供する。
【解決手段】回路情報源１５に論理回路Ｂの論理回路Ａとの差分回路情報Ｗ（Ａ→Ｂ）を保持させる。論理再構成制御部１６は、再構成可能な論理回路１２に論理回路Ａを再構成して論理回路Ａに任されている処理を実行させた後、再構成化可能な論理回路１２に論理回路Ｂを構成する場合、回路情報源１５から論理回路Ｂの論理回路Ａとの差分回路情報Ｗ（Ａ→Ｂ）を読み出し、再構成可能な論理回路１２内の再構成を必要とする番地の情報と、再構成する番地の回路情報とを回路情報保持レジスタ１９に転送する。 （もっと読む）

【課題】高級言語によって記述されたループ処理を実装可能とするとともに、コンテキストの切り替えを適切におこなえるカウンタ回路を含んだ動的再構成回路およびループ制御処理方法を実現する。
【解決手段】再構成可能なＰＥ（プロセッシングエレメント）１１１の処理内容と接続内容をコンテキストに応じて動的に切り替えることにより任意の処理を実行させる動的再構成回路１００は、コンテキストに基づいて、再構成されたＰＥの集合からの出力信号の出力元、出力信号の出力先、および出力信号を出力先に出力する条件からなるループ処理の内容を設定するコンフィグレーションデジスタ部と、設定されたループ処理を実行するとともに、ループ制御部によって実行されたループ処理の実行回数をカウントし、カウントされた実行回数および条件に基づいて、出力信号を出力先に出力するループ制御部および出力レジスタ部からなるカウンタ回路１１２を備えている。 （もっと読む）