Fターム[5J043AA00]の内容
パルス発生器 (3,485) | 目的、効果 (1,186)
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温度変動補償 (60)
電源変動補償 (55)
低消費電力化 (154)
高速化、高周波化、スイッチングの高速化 (108)
集積化、小型化 (89)
ノイズ対策(チャタリング、α線を含む) (86)
クロックに伴う誤動作の防止 (17)
故障対策、故障検知、現用予備 (15)
回路試験、評価、検査 (36)
同期 (13)
起動、停止(単安定マルチのトリガを除く) (21)
素子、部品のばらつき補償 (47)
素子特性の限定、調整 (5)
差動増幅器、比較器のオフセット除去、補正 (1)
出力の調整、可変、切換 (183)
出力の安定化 (234)
Fターム[5J043AA00]に分類される特許
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不揮発性フリップフロップおよび不揮発性ラッチ
【課題】 ストアとリコールを容易かつ安定に行える不揮発性フリップフロップを提供する。
【解決手段】 不揮発性記憶部2_1は、スレーブラッチ部1S_1のインバータ208の出力ノードと共通ノードCNとの間のNチャネルトランジスタ209および抵抗変化型素子224と、スレーブラッチ部1S_1のインバータ207の出力ノードと共通ノードNSとの間のNチャネルトランジスタ210および抵抗変化型素子223と、共通ノードNSと接地との間のNチャネルトランジスタ211を有する。ストア時は、Nチャネルトランジスタ209、210がON、Nチャネルトランジスタ211がOFFとされ、スレーブラッチ部1S_1の記憶データに応じた大小関係が抵抗変化型素子224および210の各抵抗値間に生じる。リコール時は、Nチャネルトランジスタ209〜211をONとし、揮発性フリップフロップ部1_1に対する電源電圧を立ち上げる。
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V−F変換回路および電流検出装置
【課題】積分回路を構成する積分用コンデンサが飽和状態になることにより積分回路が正常に動作しなくなる事態を回避する。
【解決手段】積分回路7の積分用コンデンサC1の一方の端子および接地電位が与えられる電源線6の間には第3スイッチSW3が接続される。第1コンパレータCP1は、電圧Voおよび最大値規定電圧Vth2を比較する。第2コンパレータCP2は、電圧Voおよび最小値規定電圧Vth1を比較する通常状態と電圧Voおよび飽和検出電圧Vth3を比較する飽和検出状態とを切替可能に構成されている。制御ロジック13は、第2コンパレータCP2を、積分回路7が放電状態である期間に通常状態に切り替え、充電状態である期間に飽和検出状態に切り替える。制御ロジック13は、比較信号Sc2に基づいて電圧Voが電圧Vth3に達すると第3スイッチSW3をオンして積分用コンデンサC1の電荷を放電する。
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発振器
【課題】 発振器に含まれる複数の遅延反転増幅回路の配線容量を高い精度で一定にすることにより、容易に正確、かつ高周波数の多相クロックを生成できる発振器を提供する。
【解決手段】 リング状に接続された遅延反転増幅回路101〜105を、1列にレイアウトし、かつ、遅延反転増幅回路102の出力端子から103の入力端子までの配線長と、遅延反転増幅回路103の出力端子から104の入力端子までの配線長と、遅延反転増幅回路104の出力端子から105の入力端子までの配線長と、遅延反転増幅回路105の出力端子から101の入力端子までの配線長と、遅延反転増幅回路101〜105の出力端子と接続されている配線の配線長を全て等しくする。
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ラッチ回路及び半導体装置
【課題】新規のラッチ回路を提供すること。
【解決手段】ラッチ回路は、酸化物半導体(OS)によってチャネル領域が形成されるトランジスタ10を有し、出力端子(Q端子)並びにトランジスタ10のソース及びドレインの一方に電気的に接続され、且つトランジスタ10がオフ状態となることによって浮遊状態となるノード11においてデータを保持する。なお、当該酸化物半導体は、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い。このような酸化物半導体によってトランジスタのチャネル領域が形成されることで、オフ電流(リーク電流)が極めて低いトランジスタを実現することができる。
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発振周波数補正装置
【課題】同期信号の検出が困難なときにも正確な発振周波数のクロック信号を生成できるようにした発振周波数補正装置を提供する。
【解決手段】電源投入時の劣化検出タイミングにおいて、定電流源23から抵抗器22に通電して得られたA/D変換器6のAD変換値(抵抗器22の端子電圧VR)に基づいて、CPU2が逓倍数設定値FMULRを補正する。この場合、定電流源20を用いることなく定電流源23が作動して抵抗器22に通電する。CPU2は、抵抗器22の端子電圧を測定することでCR発振器14内の抵抗器R1の抵抗値の経年変化を反映し、この変化に基づいてCR発振回路8のクロック信号CLKの逓倍数設定値FMULRを補正する。
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演算およびスリープ・モード中のデータ格納回路並びに方法
【課題】スリープ・モード中に信号を格納するための回路を提供する。
【解決手段】スリープ信号を受け取るスリープ信号入力と、クロック信号を受け取るクロック信号入力と、クロック信号でクロックされる複数のラッチと、クロック信号でクロックされるトライステート素子であって、トライステート素子は1つの入力に、少なくとも1つの格納ラッチが接続され、格納ラッチは複数のラッチの1つであり、トライステート素子は格納ラッチの入力を、予め定められたクロック信号値に応答して選択的に分離するトライステート素子とを含み、回路への電源供給が、スリープ信号に応答して、回路の少なくとも1部の電圧差が低減されて回路の部分の電源が遮断され、格納ラッチに掛かる電圧差が維持され、トライステート素子で受け取られるクロック信号が予め定められた値に保持されて、格納ラッチの入力が分離される。
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不揮発性ラッチ回路および半導体集積回路
【課題】 抵抗変化素子の磁化特性が劣化することを防止し、読み出しマージン等の電気的特性の低下を防止する。
【解決手段】 不揮発性ラッチ回路は、相補の記憶ノードである第1および第2ノードを含むラッチ回路と、電流を流すことにより抵抗値が変化する第1および第2抵抗変化素子と、第1および第2抵抗変化素子をラッチ回路に接続するスイッチ回路とを有している。スイッチ回路は、外部からラッチ回路に論理が書き込まれる通常動作時に、第1および第2抵抗変化素子とラッチ回路との接続を遮断する。これにより、外部からラッチ回路の論理が書き換えられるときに、第1および第2抵抗変化素子に電流が流れることを防止でき、抵抗変化素子の磁化特性が劣化することを防止できる。この結果、読み出しマージン等の電気的特性の低下を防止できる。
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発振回路
【課題】電流ノイズを削減しつつ低電圧で動作可能な発振回路を提供する。
【解決手段】発振回路100Aは、固定電圧Vrefを出力する固定電圧源10と、容量素子20と、容量素子20の一方の端子N1に接続され、出力信号Doutがハイレベルの場合に第1電流を容量素子20に流し込み、出力信号Doutがローレベルの場合に第2電流を容量素子20から引き抜く電流供給部30と、容量素子20の他方の端子N2に接続され、出力信号Doutがハイレベルの場合に第1電圧V1を出力し、出力信号Doutがローレベルの場合に第2電圧V2を出力する電圧発生部40と、容量素子20の一方の端子の電圧Vxと固定電圧Vrefとを比較して、出力信号Doutを生成するコンパレータ50とを備える。
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低漏出のデータ保持回路を有する集積回路およびその方法
【課題】本発明は、低漏出のデータ保持回路のためのシステム及び方法を提供する。
【解決手段】集積回路は、第1の回路と、スリープトランジスタ回路とを有する。第1の回路は、入力信号を受信して、その入力信号を処理する。第1の回路は、また、漏れの少ないスリープ状態でデータを保持する。スリープトランジスタ回路は、第1の回路へ結合されており、負の電圧を有するスリープ信号を受信する。スリープ回路は、第1の回路でデータを保持している間、スリープ信号に基づいて、漏れが少なくなるようスリープ状態で第1の回路の電力消費を低減する。
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設計装置
【課題】消費電力を低減し、誤動作を防止することができるフリップフロップ回路を設計するための設計装置を提供することを課題とする。
【解決手段】第1の入力信号、第1のイネーブル信号及び第1のクロック信号を入力する第1のフリップフロップ回路の第1の設計データに対して、第1のクロック信号の周波数の2倍以上の周波数のクロック信号で第1の静的タイミング解析を行う第1の静的タイミング解析部(S11)と、第1の静的タイミング解析の結果が合格の場合には、第1の設計データを入力し、第1のフリップフロップ回路を第2のフリップフロップ回路に変換した第2の設計データを生成する第1の変換部(S13)とを有し、第1のフリップフロップ回路はクロックゲーティング回路を有さず、第2のフリップフロップ回路はクロックゲーティング回路を有する設計装置が提供される。
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データ取込保持装置
【課題】入力データの取り込みを誤りなくできるデータ取込保持装置を提供する。
【解決手段】パルス発生手段20からのラッチ用パルスPLSのパルス幅区間で入力データを取り込んで保持する第1のデータ取込記憶部を備える保持手段を備える。パルス発生手段20は、第1のデータ取込記憶部と同じあるいは同等の構成の第2のデータ取込記憶部231を備え、クロック信号CLKから、第2のデータ取込記憶部231における入力データの取込時間分のパルス幅区間のパルス信号PLSを生成し、ラッチ用パルスとして、第1のデータ取込記憶部に供給する。
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スピン素子を使用した弛緩発振器
【課題】スピン素子を使用した弛緩発振器を提供する。
【解決手段】弛緩発振器は、電源を印加する電源部と、該電源部から印加される電源によって駆動されるスピン素子と、該スピン素子に並列に連結されるキャパシタとを含む。スピン素子は、磁場の強さによって可変な可変電圧値を有する。キャパシタは、前記スピン素子が臨界電圧範囲の最小電圧値を有すると放電し、スピン素子が前記臨界電圧範囲の最大電圧値を有すると充電する。従って弛緩発振器は、製作に必要な部品の個数が少なくて回路が単純化され、製造費用と消費電力が少ない。よって弛緩発振器は、広範囲な周波数帯域の調節が可能で活動範囲が広く、磁化反転を使用することによって高出力が可能であるという効果がある。
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多数決回路付きフリップフロップ回路
【課題】ソフトエラーに対する耐性向上と回路規模の縮小を両立させることができない。
【解決手段】クロック調整回路7は、入力クロック信号CLKのハイ状態とロウ状態の比
率を、1つのマスタラッチ1のデータ保持時間帯を狭めるように調整し、ハイ状態(マスタラッチ1のデータ保持時間)を可及的に狭めて出力する。インバータ6はクロック調整回路7の出力を極性反転する。マスタラッチ1のトランスファーゲート4およびスレーブラッチ2−1〜2−3のトランスファーゲート5−1〜5−3は、クロック調整回路7およびインバータ6の出力により、データの通過を制御する。スレーブラッチ2−1〜2−3の出力は3入力多数決回路3で多数決をとられた後に出力信号Qとなる。
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スキャン・テスト・サポートを有する低電力デュアル・エッジ・トリガ型記憶セル及びそのためのクロック・ゲーティング回路
【課題】SET回路用の既存の設計及びテストツール内で容易に使用することができ、スキャン・テストをサポートし、プロセッサチップ上で小さいスペースしか占有せず、使用時に少ない電力しか消費しない、DET記憶セルを提供すること。
【解決手段】パルス発生器(5)と記憶素子(6)とを有する記憶セル(1)が提供される。記憶素子入力(7)は、データ入力信号(DIN)を受信するように接続される。記憶素子出力(9)は、データ出力信号(DOUT)を提供するように接続される。記憶素子(6)は、パルス発生器(5)から受信した記憶制御信号(SC)に応答して、データ保持状態及びデータ転送状態のうちの一方で動作可能である。パルス発生器(5)は、立ち上がり及び立ち下がりクロック信号エッジ(13、14)を有するクロック信号(CK)を受信するように接続され、かつ、記憶制御信号(SC)内に制御パルス(15、16)を提供するように構成される。各制御パルス(15、16)は、リーディング・エッジ(17)及びトレーリング・エッジ(18)を有する。制御パルス(15、16)は、そのリーディング・エッジ(17)上でデータ転送状態を起動するのに適した極性を有する。新規な特徴は、パルス発生器(5)が、立ち上がりクロック信号エッジ(13)を受信したときに立ち上がりエッジ制御パルス(15)を始動し、立ち下がりクロック信号エッジ(14)を受信したときに立ち下がりエッジ制御パルス(16)を始動するように構成されたことである。このようにすることで、組合せ論理回路、及び、1つのレベル型又はシングル・エッジ・トリガ型記憶素子(6)のみを用いて、デュアル・エッジ・トリガ型フリップフロップを作ることができる。記憶セル(1)は、低電力消費であり、スキャン・テストを容易にし、広範囲な設計ツール及びテスト装置で用いることができる。
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電圧−周波数変換回路およびそれを備えた血圧測定装置
【課題】簡易な方式により精度の高い電圧−周波数変換回路を提供する。
【解決手段】抵抗素子16は、入力端子とノードN0との間に設けられる。スイッチ素子15は、ノードN0と接地電圧GNDとの間に設けられ、ノードNCの電圧レベルに応じて導通する。抵抗素子13は、ノードN0とノードNAとの間に設けられる。抵抗素子12は、ノードNAとNOR回路11Aの入力ノードの一方側との間に設けられる。コンデンサ14は、ノードNAとノードNCとの間に接続される。NOR回路11Aの入力ノードは、抵抗素子12を介してノードNAと、接地電圧GNDと接続される。NOR回路11Bの入力ノードは、NOR回路11Aの出力ノードと、接地電圧GNDと接続される。NOR回路11Cの入力ノードは、ノードNCと、接地電圧GNDと接続される。
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ラッチ回路及びデータの読み出し方法
【課題】不揮発であってデータ読み出し動作の信頼性の向上が図れるラッチ回路を提供する。
【解決手段】ラッチ回路は、インバーター回路110,120と、インバーター回路110の出力とインバーター回路120の入力とを接続するスイッチ162と、インバーター回路120の出力とインバーター回路110の入力とを接続するスイッチ164と、インバーター回路110の入力に一端が接続されかつインバーター回路110の出力に他端が接続された強誘電体キャパシター132と、インバーター回路120の入力に一端が接続されかつインバーター回路120の出力に他端が接続された強誘電体キャパシター134と、インバーター回路110の入力と強誘電体キャパシターの一端との間のノードに一端が接続されたキャパシター142と、インバーター回路120の入力と強誘電体キャパシター134の一端との間のノードに一端が接続されたキャパシター144とを含む。
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差動回路への漏洩電流が抑制された論理回路
【課題】差動回路への漏洩電流を抑制することができる論理回路を提供する。
【解決手段】論理回路内に、差動回路に供給される電流量を制御する電流供給制御回路が設けられる。この電流供給制御回路は、差動回路への電流をバイパスするバイパス経路と、バイパス経路に介挿され、外部から入力されたクロック信号の信号レベルに応じてバイパス経路の開閉を行うスイッチング用トランジスタと、差動回路に供給される電流量を制御する電流量制御用トランジスタを備えている。電流量制御用トランジスタは、クロック信号の信号レベルに応じて電流量を調整する。電流量制御用トランジスタは、クロック信号により、差動回路に電流が流れるとき、電流量を十分確保し、バイパス回路に電流が流れるとき、電流量を十分絞るように構成されるので、バイパス回路に電流が流れるときに差動回路に漏洩する電流量が低減される。
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パルス発生装置
【課題】良好な信号レベルのパルス信号を効率よく発生するのに好適なパルス発生装置を提供する。
【解決手段】パルス発生装置100を、起動開始信号D0の入力に応じて単位パルス信号を発生する、各々の信号出力部が独立した単位パルス発生回路20_1〜20_Nと、単位パルス発生回路20_1〜20_Nのうち単位パルス信号を出力する予定の一部の回路の信号出力端子を順次選択して、該選択した信号出力端子を共通の信号出力線Pu_Coutに電気的に接続し、残りの単位パルス発生回路の信号出力端子を共通の信号出力線Pu_Coutから電気的に切断するスイッチ制御回路30及び選択スイッチ40とを含む構成とした。
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フリップフロップ回路
【課題】遅延時間の非対称性を無くし且つ入力から出力までの遅延時間を短縮したフリップフロップ回路を提供する。
【解決手段】フリップフロップ回路は、差動入力信号及び差動クロック信号に応じて互いに相補関係にある第1の信号及び第2の信号と互いに相補関係にある第3の信号及び第4の信号とを出力するマスターラッチであるクロックドアンプと、第1乃至第4の信号に応じて2つの出力信号を出力するシンメトリックスレーブラッチとを含むことを特徴とする。
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リング発振器及びこれを用いるマルチ位相クロック補正回路
【課題】クロスカップル構造を有する複数のバッファを備えて発振し、CMLレベルのクロック信号を生成することのできるリング発振器を提供し、また、基準位相クロック信号を補正して希望の周波数、及び互いに予め定められた位相差を有するマルチ位相クロック信号を生成することのできるマルチ位相クロック補正回路を提供する。
【解決手段】 本発明のリング発振器は、各々クロスカップル構造を有し、予め定められた電圧レベルのバイアス電圧が印加されて複数のクロック信号を生成するための複数のバッファ手段を備え、前記複数のクロック信号が、前記バイアス電圧に対応するスイング幅を有する。
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