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【課題】電力制御回路、それを含む半導体装置及び該電力制御回路の動作方法を提供する。
【解決手段】本発明の電力制御回路は、電源電圧とロジック回路との間に連結されてロジック回路への電源供給をスイッチングする回路であって、外部から並列的にモード転換信号を受信する複数の第1パワーゲーティングセルと、第1パワーゲーティングセルのうちの何れか1つと連結される少なくとも1つの第2パワーゲーティングセルと、第2パワーゲーティングセルと直列連結される複数の第3パワーゲーティングセルと、直列連結された複数の第3パワーゲーティングセルのうち、先端の第3パワーゲーティングセルと並列連結される複数の第4パワーゲーティングセルとを含み、モード転換信号は、第1パワーゲーティングセルのうちの何れか1つ、第2及び第3パワーゲーティングセルを経て第4パワーゲーティングセルに伝達され、第1ないし第4パワーゲーティングセルのそれぞれは、各自のセルに入力されるモード転換信号に応答して電源供給をスイッチングする。 (もっと読む)


【課題】ターンオン時間のばらつきが小さな半導体装置を提供する。
【解決手段】この半導体装置は、ノードN1,N2間に直列接続された高耐圧、高GmのトランジスタQ1および低耐圧、低GmのトランジスタQ2と、トランジスタQ2に並列接続された低耐圧、高GmのトランジスタQ3とを含む。トランジスタQ2をオンさせるとトランジスタQ1がオンし、さらにトランジスタQ3をオンさせるとノードN1,N2間が導通状態になる。したがって、低耐圧のトランジスタQ2をオンさせて高耐圧のトランジスタQ1をオンさせるので、ターンオン時間のばらつきが小さくなる。 (もっと読む)


【課題】トランジスタを用いたスイッチ回路を有するデジタル回路において、電源電圧、入力信号の振幅、トランジスタのしきい値電圧の関係に応じて適切に入力信号を補正し、好適な回路動作を可能とする。
【解決手段】電源電位(VDD、VSS)が供給される第1のトランジスタ(32、33)を有するスイッチ回路(31)と、入力信号が印加される入力端(IN)と第1のトランジスタの制御端子(ゲート)との間に接続された補正回路(34、36)とを有し、前記制御端子と入力端との間に接続された容量(C2、C3)と、該容量と前記制御端子との間のノード(N5、N6)と電源電位との間に設けられた、第1のトランジスタと概ね同じしきい値を有するダイオード接続された第2のトランジスタ(35、37)と、第2のトランジスタに直列に接続されたスイッチ(SW2、SW3)とを有するデジタル回路(30)を提供する。 (もっと読む)


【課題】電源電圧の変動に起因した書込電流の変動を抑制する。
【解決手段】ドライブ回路25において、第1のMOSトランジスタPMは、第1および第2の電源ノード28,29間にデータ書込線DLと直列に設けられる。第2のMOSトランジスタPSは、第1のMOSトランジスタPMと並列に設けられる。第3および第4のMOSトランジスタPa,Pbは、互いに同じ電流電圧特性を有する。第1の素子Eaは、第1および第2の電源ノード28,29間に第3のMOSトランジスタPaと直列に接続される。第2の素子Ebは、第1および第2の電源ノード28,29間に第4のMOSトランジスタPbと直列に接続され、第1の素子Eaの電流電圧特性曲線と交差する電流電圧特性を有する。比較器30は、第1の素子Eaにかかる電圧と第2の素子Ebにかかる電圧とを比較し、比較結果に応じて第2のMOSトランジスタPSをオンまたはオフにする。 (もっと読む)


【課題】センサ装置の回路規模および製造コストを従来よりも抑制しつつ、負荷短絡保護機能を実現する。
【解決手段】センサ用出力IC10は、センサからの検出信号に基づき、出力端子間をオン・オフするための出力用トランジスタ11を備える。センサ用出力IC10は、センサ用出力IC10内の温度が所定値以上になると、出力用トランジスタ11をオフ状態に維持する温度制限回路13と、出力用トランジスタ11のベース電位Vを所定値以下に制限する電圧制限回路15とを備えている。 (もっと読む)


【課題】低消費電力動作を実現しつつ信号処理に向けた論理判定時間を格段に削減することができる。
【解決手段】入力電圧と参照電圧とを比較して論理判定結果の出力電圧を発生して差動増幅器を含むコンパレータ回路において、微小電流であるバイアス電流を発生して差動増幅器に供給する電流源と、差動増幅器からの差動電圧を反転して反転信号を出力する第1のインバータ回路と、電流源のバイアス電流を検出し、第1のインバータ回路の貫通電流を検出し、検出したバイアス電流及び検出した貫通電流に基づいて、差動増幅器が論理判定を行わない期間はバイアス電流で差動増幅器を動作させる一方、差動増幅器が論理判定する期間はバイアス電流を増加させてなる適応バイアス電流を用いて差動増幅器を動作させるように適応バイアス電流制御を行うための適応バイアス電流を発生して差動増幅器に供給する適応バイアス電流生成回路とを備える。 (もっと読む)


【課題】 小型・低雑音のスイッチングレギュレータを提供する。
【解決手段】 導通、遮断の2状態が交互に切り替わる複数のトランジスタで構成されたスイッチングレギュレータの出力段と、その出力段トランジスタを各々個別に駆動するための駆動回路から構成され、当該駆動回路は、各々出力段トランジスタにおける遮断から導通状態への遷移時間が、導通から遮断状態への遷移時間に比べて長くなるように立ち上がり、立ち下がり時の駆動能力をアンバランスに設定され、各々の遷移時間は、出力信号の電位があらかじめ設定された電位に達したことを判定して変化させることを特徴とするスイッチングレギュレータとして構成される。 (もっと読む)


【課題】出力電圧の立ち上がるタイミングのばらつきを低減することの可能な駆動回路、およびこの駆動回路を備えた表示装置を提供する。
【解決手段】バッファ回路1は、互いに直列に接続されたインバータ回路10およびインバータ回路20を備えている。インバータ回路20は、3つのトランジスタTr21,Tr22,Tr23を有している。そのうちの2つのトランジスタTr21,Tr22は、デュアルゲート型のトランジスタである。これらトランジスタTr21,Tr22のバックゲートの電圧を調整することにより、トランジスタTr21,Tr22の閾値電圧を調整することができる。 (もっと読む)


【課題】出力電圧の立ち上がるタイミングのばらつきを低減することの可能な駆動回路、およびこの駆動回路を備えた表示装置を提供する。
【解決手段】バッファ回路1は、互いに直列に接続されたインバータ回路10およびインバータ回路20を備えている。インバータ回路20は、インバータとして機能する回路(3つのトランジスタTr21,Tr22,Tr23)と、トランジスタTr21,Tr22のゲート電圧Vgの補正を行う閾値補正回路21とを有している。閾値補正回路21は、トランジスタTr21,Tr22のゲートに対して、トランジスタTr21,Tr22の閾値電圧Vth1,Vth2をオフセットとして設定するようになっている。 (もっと読む)


【課題】電界効果トランジスタの閾値電圧がばらついた場合にも、検知電圧のばらつきを低減でき、所望の電圧検知範囲で電圧変化を検知することができる電圧変化検知装置を提供する。
【解決手段】ドレインが電源電位に接続され且つソースが第1のノードにおいて第1の定電流源又は第1の抵抗に接続され且つゲートが固定電位に接続されている第1の電界効果トランジスタと、ドレイン及びゲートが電源電位に接続され且つソースが第2のノードにおいて第2の定電流源又は第2の抵抗に接続されている第2の電界効果トランジスタと、当該第1のノードの電位と当該第2のノードの電位との比較結果に応じて電源電位が所定の検知電位を跨いで変化したことを検知した旨の検知信号を生成する検知信号生成部と、を含む電圧変化検知装置。 (もっと読む)


【課題】入力信号のHレベルまたはLレベルを正しく検知できる半導体装置を提供する。
【解決手段】半導体装置100は、閾値調整信号に基づいて論理閾値電位を調整可能な入力バッファ(入力CMOS回路11)と、入力バッファの入力と出力とが結線されたレプリカ(レプリカ12)と、予め設定された基準電位(ノードNdHの電位)を発生する基準電位発生回路(基準電位発生回路13)と、レプリカ(レプリカ12)の出力電位(ノードNdRの電位)と基準電位(ノードNdHの電位)とを比較し、閾値調整信号(閾値調整信号CTRL)を入力バッファ(入力CMOS回路11)とレプリカ(レプリカ12)とに出力する比較回路(比較回路14)と、を備える。 (もっと読む)


【課題】本発明は、電子回路の所与の機能又は動作の実行を監視するための方法及び回路を提供する。
【解決手段】デジタル信号(EN)を監視する方法は、第1のP チャネルMOS トランジスタ(P1)を、監視されるべき前記信号が第1の状態にある期間に負バイアス温度不安定性(NBTI)タイプの劣化状態に置くステップと、前記第1のP チャネルMOS トランジスタ(P1)の飽和電流を表す第1の量(VMES)を、監視されるべき前記信号が第2の状態に切り替わるとき測定するステップと、前記第1の量が閾値(TH)を超えるとき、監視結果を示す検出信号(DET) を与えるステップとを備えている。 (もっと読む)


【課題】入力端子にノイズが発生する。
【解決手段】第1の電流経路は、第1の電源端子と第1の出力端子間に接続され、制御端子に差動入力信号の一方が入力される第1のトランジスタと、第2の電源端子と第1の出力端子との間に接続され、制御端子に差動入力信号の他方が入力される第2のトランジスタと、第1の電源端子と第1のトランジスタとの間に接続される第1のスイッチ回路とを有し、第2の電流経路は、第2の電源端子と第2の出力端子との間に接続され、制御端子に差動入力信号の一方が入力される第3のトランジスタと、第1の電源端子と第2の出力端子との間に接続され、制御端子に差動入力信号の他方が入力される第4のトランジスタと、第2の電源端子と第3のトランジスタとの間に接続される第2のスイッチ回路とを有し、第1、第2のスイッチ回路は、制御信号により導通状態が制御される差動増幅器。 (もっと読む)


【課題】ゲート面積を増大させることなく、電界効果トランジスタ間のしきい値電圧のバラツキを自律的に補正させる。
【解決手段】補正回路12は、電子回路11に含まれる半導体素子間の電気的特性の差が所定の周期内の電気的特性の劣化量より大きい場合、その電気的特性の劣化量の小さい方の半導体素子の劣化を進行させ、電子回路11に含まれる半導体素子間の電気的特性の差が所定の周期内の電気的特性の劣化量より小さい場合、その電気的特性に差のある半導体素子の劣化を所定の周期ごとに交互に進行させる。 (もっと読む)


【課題】閾値回路を低消費電力化する。
【解決手段】閾値回路は、ゲート端子が入力端子INに接続され、ソース端子が電源電位VDDに接続され、ドレイン端子が出力端子OUTに接続された第1のPMOSトランジスタQ1と、第1の端子が第1のPMOSトランジスタQ1のドレイン端子および出力端子OUTに接続され、第2の端子が接地された電流制限部I1と、第1の端子が第1のPMOSトランジスタQ1のドレイン端子および出力端子OUTに接続され、第2の端子が接地された電荷蓄積部C1とから構成される。電流制限部I1の電流値は、サブマイクロアンペア以下に設定される。 (もっと読む)


【課題】閾値回路を低消費電力化する。
【解決手段】閾値回路は、ゲート端子が入力端子INに接続され、ソース端子が電源電位VDDに接続された第1のPMOSトランジスタQ1と、ゲート端子が入力端子INに接続され、ソース端子がトランジスタQ1のドレイン端子に接続され、ドレイン端子が出力端子OUTに接続された第2のPMOSトランジスタQ2と、ゲート端子が出力端子OUTに接続され、ソース端子がトランジスタQ1のドレイン端子とトランジスタQ2のソース端子との接続点に接続され、ドレイン端子が接地電位に接続された第3のPMOSトランジスタQ3と、第1の端子が出力端子OUTに接続され、第2の端子が接地電位に接続された電流制限部I1とから構成される。 (もっと読む)


【課題】 入力信号を2値化する2値化回路を提供する。
【解決方法】 2値化回路10は、入力端子20と基本クロック端子22と判定クロック端子23とリセット端子24と温度補償クロック端子25と2値化出力端子26と遅れ出力端子28とピークホールド回路30とボトムホールド回路40と2値化判定回路120と入力信号検出回路130と停止判定回路140を備えている。2値化回路10では、停止判定信号が入力信号の停止期間を検出し、この停止期間にピークホールド回路30とボトムホールド回路40が、各々の記憶値を入力信号に追従して変化させる。これによって、停止期間に、入力信号がピークホールド回路30とボトムホールド回路40の記憶値から算出される閾値を越えて変化することが抑制され、停止期間に2値化出力が反転することが抑制される。 (もっと読む)


信号処理回路は入力インバータ及び出力インバータを含む。インバータの各々は、入力整流信号を受信する信号入力部と、反転した出力整流信号を提供する信号出力部と、整流されたdc出力電圧を増幅する一対の電圧出力部とを有する。第1の回路入力端子は、入力インバータの出力及び出力インバータの入力に接続される。第2の回路入力端子は、入力インバータの入力及び出力インバータの出力に接続され、信号入力端子はデータの成分を有する入力信号を受信する。電源出力端子のペアがインバータの電圧出力端子に接続され、整流されたdc電源出力を提供する。第1の回路出力端子は或る電源出力端子に接続され、第2の回路出力端子は別の電源出力端子に接続され、それら回路出力端子はデータ成分を有する出力信号を提供する。
(もっと読む)


【課題】出力電圧信号の振幅を十分にとれない場合があった。
【解決手段】本発明は、参照電圧を入力する第1、第2の端子と、基準電圧を入力する第3の端子と、検出すべき電圧を入力する第4の端子と、参照電圧の電位差に応じた電流をそれぞれ流す第1、第2のトランジスタ(以下、Tr)と、第1のTrと直列接続される第3のTrと、第2のTrと直列接続される第4のTrと、第3のTrの流す電流に応じたミラー電流を流す第5のTrと、第4のTrの流す電流に応じたミラー電流を流す第6のTrと、第6のTrと第4の端子との間に接続される第7のTrと、第5のTrと第3の端子との間に接続され、第7のTrの流す電流に応じたミラー電流を流す第8のTrと、を有し、第5、第8のTrの中間ノードの電圧に応じた電圧を出力信号として出力するコンパレータ回路である。 (もっと読む)


【課題】製造プロセスのマージンを削ることなく、オフセットの補正が可能なラッチ型コンパレータ、及びこれを用いた、オフセットの補正が可能な多値論理の復調回路を提供する
【解決手段】本発明によるラッチ型コンパレータは、クロスカップルされた2つのCMOSインバータからなるフリップフロップを含み、フリップフロップの4個のトランジスタの各々のソースと電源/接地間には伝達トランジスタを介して抵抗と設定電流可変の定電流源が接続され、フリップフロップの差動出力は各々伝達トランジスタを介して差動入力に接続され、全ての伝達トランジスタのゲートは、差動クロック入力のいずれかに接続されていることを特徴とする。 (もっと読む)


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