【課題】レベルシフト回路を高速動作する。
【解決手段】一つの実施形態によれば、レベルシフト回路は、第一のトランジスタ、第二のトランジスタ、第一のコンデンサ、及び第二のコンデンサが設けられる。第一のトランジスタは、制御端子に入力電圧が入力される。第二のトランジスタは、制御端子に入力電圧の反転信号が入力される。第一のコンデンサは、一端が第一のトランジスタの第一の端子に接続され、他端に入力電圧の反転信号が入力され、入力電圧の立ち上りのときに電荷を蓄積して第一のトランジスタの第一の端子側から一端側へ第一の電流を発生する。第二のコンデンサは、一端が第二のトランジスタの第一の端子に接続され、他端に入力電圧が入力され、入力電圧の立ち下りのときに電荷を蓄積して第二のトランジスタの第一の端子側から一端側へ第二の電流を発生する。 （もっと読む）

【課題】回路を構成するトランジスタのソース−ドレイン耐圧を維持したまま、走査回路の最終段のインバータ回路の入力電圧の振幅を増大させることが可能なレベルシフタ回路を提供する。
【解決手段】第１固定電源側の２つのトランジスタ回路が第１導電型のトランジスタから成り、第２固定電源側の２つのトランジスタ回路が第２導電型のトランジスタから成るとともに、第１固定電源側の２つのトランジスタ回路及び第２固定電源側の２つのトランジスタ回路の少なくとも一方側の２つのトランジスタ回路はダブルゲートトランジスタから成るレベルシフタ回路において、一方の電源側の２つのトランジスタ回路が動作状態のとき、他方の電源側の２つのトランジスタ回路のダブルゲートトランジスタの共通接続ノードに第３固定電源の電圧を与えるスイッチ素子を設ける。 （もっと読む）

【課題】分割抵抗回路で消費される消費電力を低減することが可能な半導体装置を提供する。
【解決手段】半導体装置は、抵抗分割回路で抵抗分割された分割電圧を受けるための入力端子と、入力端子から供給される分割電圧と、所定の基準電圧と、の電圧差を検出する検出回路と、外部から入力信号を受けるための信号入力端子と、分割電圧と入力信号の電圧を比較するカレントミラー回路と、を備え、カレントミラー回路は、検出回路が検出した電位差に応じて、カレントミラー回路に入力される分割電圧を実効的に補正する電位補正回路と、を含む。 （もっと読む）

【課題】不具合の発生が抑制された半導体集積回路を提供する。
【解決手段】電圧レベルの高いＨｉ信号、及び、該Ｈｉ信号よりも電圧レベルの低いＬｏ信号が異なるタイミングで入力される第１入力端子と、Ｈｉ信号が常時入力される第２入力端子と、第１入力端子のＨｉ信号によって第１動作状態、第１入力端子のＬｏ信号によって第２動作状態に制御される素子と、を有する半導体集積回路であって、第２入力端子とグランドとの間にスイッチング素子が設けられており、該スイッチング素子は、第１入力端子にＨｉ信号が入力されている時にＯＦＦ状態、第１入力端子にＬｏ信号が入力されている時にＯＮ状態となる。 （もっと読む）

【課題】安定した高速動作を実現しつつ、製造工程も簡素化することが可能な論理回路を提供すること。
【解決手段】この論理回路１は、バイアス電源とグラウンドとの間で直列に接続され、それぞれのゲート端子に入力電圧が印加される第１及び第２のＦＥＴ２Ａ，２Ｂを備える論理回路であって、第１及び第２のＦＥＴ２Ａ，２ＢのうちのＦＥＴ２Ａは、ゲート端子が接続されるゲート電極膜１７と、半導体材料からなるチャネル層１２と、ゲート電極膜１７とチャネル層１２との間に配置され、電荷を蓄積及び放出する電荷蓄積構造を含む電荷蓄積層１６と、を有する。 （もっと読む）

【課題】複数段構成におけるソースフォロア回路において入出力レンジを確保する。
【解決手段】ソースフォロア部ＳＦ１１、ＳＦ１２間に、ゲートドレイン間がダイオード接続され且つソースフォロア部ＳＦ１１およびＳＦ１２を構成するＭＯＳトランジスタＭ１１およびＭ１２と同一チャネル種類のＭＯＳトランジスタＭ１３とそのドレインに接続された電流源Ｃ１３とからなる接続部１１を設け、前段のソースフォロア部ＳＦ１１の出力端とＭＯＳトランジスタＭ１３のソースとを接続し、ＭＯＳトランジスタＭ１３のドレインと後段のソースフォロア部ＳＦ１２の入力端とを接続する。接続部１１における入出力間の電圧レベルのシフト方向は、ソースフォロア部ＳＦ１１、ＳＦ１２における入出力間の電圧レベルのシフト方向と逆となり、電圧シフトを打ち消す方向に作用するため、電圧レベルのシフトにより入出力レンジが狭くなることを抑制することが可能となる。 （もっと読む）

【課題】回路面積が小さく、かつ省電力化したラッチ回路を提供する。
【解決手段】複数の論理回路（第１の論理回路１１、第２の論理回路１３、第３の論理回路１５、及び第４の論理回路１７）によりラッチ回路１を構成し、選択信号の論理レベルに応じて差動動作とシングルエンド動作の切り替えを行う。また、これらの複数の論理回路１１，１３，１５，１７へのクロック入力信号に応じて個々の論理回路をＯＮ状態又はＯＦＦ状態にすることで、差動動作とシングルエンド動作それぞれにおいてスルー動作とホールド動作をさせる。 （もっと読む）

【課題】ｎＭＯＳトランジスタＭ２のゲート−ソース間に加わる電圧を耐圧電圧未満に制限する際に消費電流の増加を抑制する。
【解決手段】ｐＭＯＳトランジスタＭ１がオフし、かつｎＭＯＳトランジスタＭ２がオンしたとき、ツェナーダイオードＺＤ２により、ｎＭＯＳトランジスタＭ２のゲート端子とソース端子との間の電圧を一定電圧に制限する。ｎＭＯＳトランジスタＭ２のゲート端子とソース端子との間に耐圧電圧よりも高い電圧が加わることを避けることが可能になる。このとき、定電流電源２０ｂが電源からツェナーダイオードＺＤ２を通してグランドに流れる電流を制限する。電源からトランジスタＭ３、Ｍ５ｂ、Ｍ６ｂを通してｎＭＯＳトランジスタＭ２のゲート端子に流れる電流をｎＭＯＳトランジスタＭ６ｂが制限する。 （もっと読む）

【課題】データ出力バッファの正確なインピーダンスキャリブレーション動作を行う。
【解決手段】電源ラインＶＬ１とデータ端子２４との間に接続されたＰ型トランジスタユニット２０１と、電源ラインＶＬ１とキャリブレーション端子ＺＱとの間に接続されたＰ型トランジスタユニット１１１〜１１４と、キャリブレーション端子ＺＱの電位が基準電位ＶＲＥＦと一致するよう、Ｐ型トランジスタユニット１１１〜１１４インピーダンスを調整し、一致した状態におけるＰ型トランジスタユニット１１１〜１１４の一つのインピーダンスをＰ型トランジスタユニット２０１に反映させるインピーダンス制御回路とを備える。これにより、基準電位ＶＲＥＦが電源電位ＶＤＤの半分のレベルからオフセットしたレベルに設定されている場合であっても、正確なキャリブレーション動作を行うことができる。 （もっと読む）

【課題】供給される電源電圧の変動を抑制することができる論理回路及び当該論理回路が搭載される半導体集積回路を提供すること。
【解決手段】本発明の一態様であるバッファ回路１００は、バッファ部１１、電圧検出部１２及びスイッチ部１３を有する。バッファ部１１は、電源端子Ｔ_ｓ１又は電圧レギュレータ１と電源端子Ｔ_ｓ２との間に接続されることにより電源供給され、入力信号ＩＮと同論理の信号を出力端子Ｔ_ｏｕｔへ出力する。電圧検出部１２は、出力端子Ｔ_ｏｕｔの電圧を検出し、検出結果に基づく検出信号Ｓ_ｄｅｔを出力する。スイッチ部１３は、検出信号Ｓ_ｄｅｔに応じて、バッファ部１１を電源端子Ｔ_ｓ１又は電圧レギュレータ１と接続する。 （もっと読む）

【課題】ストローブ信号の変化によって基準電位に重畳するノイズを低減し、これにより、基準電位を用いる入力レシーバ回路の動作マージンの低下を防止する。
【解決手段】ストローブ信号ＩＤＱＳＴによって活性化され、入力信号ＤＱの電位と基準電位ＶＲＥＦとを比較することによって出力信号ＩＤＱＲを生成する入力レシーバ回路１７Ｒと、ストローブ信号ＩＤＱＳＴの変化によって基準電位ＶＲＥＦに生じるノイズをキャンセルするノイズキャンセラ１００Ｔとを備える。本発明によれば、ノイズキャンセラ１００Ｔによって基準電位ＶＲＥＦに生じるノイズがキャンセルされることから、入力レシーバ回路１７Ｒの動作マージンを十分に確保することができる。これにより、高速なデータ転送を行うことが可能となる。 （もっと読む）

【課題】出力バッファ回路のインピーダンスを切り替えるためのタイミングマージンを拡大する。
【解決手段】制御期間Ｔ１においてはプルアップバッファ回路１００をオン、プルダウンバッファ回路２００をオフとし、制御期間Ｔ２においてはリードデータＤＱに基づいてプルアップバッファ回路１００及びプルダウンバッファ回路２００の一方をオン、他方をオフとする。制御期間Ｔ１においてはプルアップバッファ回路１００のインピーダンスをインピーダンスコードＯＤＴＣに基づいて設定し、制御期間Ｔ２においてはプルアップバッファ回路１００及びプルダウンバッファ回路２００の前記一方のインピーダンスをインピーダンスコードＲＯＮＣに基づいて設定する。制御期間Ｔ３中にプルアップバッファ回路１００のインピーダンスをコードＯＤＴＣに基づく値からコードＲＯＮＣに基づく値に変化させる。 （もっと読む）

【課題】受信動作への切換時に発生するノイズを抑制する。
【解決手段】受信回路１０は、圧電センサ２の受信信号ＳＰ及びＳＮを増幅するアンプ１５と、圧電センサ２の一端とアンプ１５の一端との間に並列接続されて受信動作への切換時に位相をずらしてオンされる複数のトランジスタ１１ａ及び１１ｂ（ないしは１２ａ及び１２ｂ）と、を有する。 （もっと読む）

【課題】 1個の基準電圧源を用いて、中間電圧(コモン電圧)及び出力振幅について温度特性がフラットになり、搭載されるＩＣチップの面積増大を防ぐことが出来るＬＶＤＳ出力回路を提供する。
【解決手段】 中間電圧(コモン電圧)作成用の基準電圧はバンドギャップリファレンス回路１の演算増幅器５の出力部から引き出し、振幅を決める定電流回路の基準電圧はバンドギャップ電圧を作る際に使用する抵抗Ｒ４１、Ｒ４２の節点１４（中間タップ）から引き出す。そして、引き出し部分は電流検出用抵抗Ｒ６の温度特性に合わせる。検出用抵抗の温度特性と中間タップの位置での温度特性を合わせることにより、定電流回路３全体としての温度変化を無くすようにする。このようにして、１つのバンドギャップリファレンス回路１を用いて温度変化無しにＬＶＤＳ出力回路を駆動できる。 （もっと読む）

【課題】最適の時期に出力電流を流して、それ以外の時期には出力電流を止めることによって省エネ性能に優れた小振幅差動パルス送信回路を提供すること。
【解決手段】定電流を送信データに応じて差動的に出力する定電流差動出力回路１０１と、前記定電流差動出力回路１０１の出力を、送信データの値の変化による該出力の過渡現象が収束した後であって次のデータが出力される前における所定期間通過させるスイッチ回路１０２と、前記スイッチ回路１０２の出力を所定電位にバイアスするバイアス回路１０３とを備える小振幅差動パルス送信回路。 （もっと読む）

【課題】安定な断熱的回路動作を実現し、消費電力を抑制することができる電源回路、回路装置及び電子機器等を提供すること。
【解決手段】電源回路２００は、第１の基準電圧を基準として電圧が周期的に変化する、断熱的回路動作用の第１の電源電圧ＶＰと、第２の基準電圧を基準として電圧が周期的に変化する、断熱的回路動作用の第２の電源電圧ＶＭとを共振により出力する電圧出力回路１００と、電圧出力回路１００の発振を制御する発振制御回路２１０とを含む。発振制御回路２１０は、第１の電源電圧ＶＰが出力されるノード及び第２の電源電圧ＶＭが出力されるノードのいずれか一方のノードである第１のノードＮ１に接続される駆動回路２２０と、駆動回路２２０を制御する制御回路２３０とを含む。発振制御回路２１０は、制御信号ＳＣに基づいて、第１、第２の電源電圧ＶＰ、ＶＭの振幅を可変に制御する発振制御を行う。 （もっと読む）

【課題】安定な断熱的回路動作を実現し、消費電力を抑制することができる電源回路、回路装置及び電子機器等を提供すること。
【解決手段】電源回路２００は、第１の基準電圧を基準として電圧が周期的に変化する、断熱的回路動作用の第１の電源電圧ＶＰと、第２の基準電圧を基準として電圧が周期的に変化する、断熱的回路動作用の第２の電源電圧ＶＭとを出力する電圧出力回路１００と、制御信号ＳＣに基づいて電圧出力回路１００を制御する制御回路２１０と、第１の電源電圧ＶＰ及び第２の電源電圧ＶＭに基づいて制御信号ＳＣを生成して制御回路２１０に出力する制御信号生成回路２４０とを含み、制御回路２１０は、制御信号ＳＣに基づいて、電圧出力回路１００から出力される第１の電源電圧ＶＰ及び第２の電源電圧ＶＭの振幅を可変に制御する。 （もっと読む）

【課題】高い周波数の差動信号をシングルエンドの信号に変換可能な信号変換回路、当該信号変換回路を備えたアイソレータ回路及び信号変換方法を提供すること
【解決手段】本発明にかかる信号変換回路１０は、差動信号である信号Ｄ１及び信号Ｄ２が入力されるヒステリシスコンパレータ１、２及び変換バッファ３を備える。ヒステリシスコンパレータ１は、信号Ｄ１の電位Ｖ１と信号Ｄ２の電位Ｖ２との大小の比較結果を信号Ｅ１として出力する。ヒステリシスコンパレータ２は、電位Ｖ１と電位Ｖ２との大小を比較し、当該比較結果を信号Ｅ１の反転信号である信号Ｅ２として出力する。変換バッファ３は、信号Ｅ１及び信号Ｅ２をシングルエンド信号Ｆに変換する。 （もっと読む）

【課題】クロック信号の出力バッファにおいて、クロック信号の周波数に応じたスルーレートの調整を行うことによりＥＭＩノイズを抑制することが可能なスルーレートコントロール装置、およびスルーレートコントロール方法を提供すること。
【解決手段】変換ゲインＧｉに応じて、入力されるＶＣＯ入力電圧Ｖｉをクロック信号ＣＫｏに変換する電圧制御発振器１５ａを有するＰＬＬ回路２４ａと、ＶＣＯ入力電圧Ｖｉおよび変換ゲインＧｉの各々に対して正の相関関係を有する制御電流Ｉｂを出力する電圧電流変換器１９ａと、制御電流Ｉｂに応じてドライブ電流を設定するバッファ制御回路２１ａと、ドライブ電流で、クロック信号ＣＫｏを出力する出力回路２２ａとを備える。よって、クロック信号ＣＫｏの周波数ｆに比例して出力回路２２ａのドライブ能力が大きくなる関係を有し、周波数ｆに応じて好適なスルーレートが決定することができる。 （もっと読む）