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Fターム[5J104NA22]の内容

暗号化、復号化装置及び秘密通信 (108,990) | 構成要素 (27,346) | 物理的構成要素 (16,068) | レジスタ (113)

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【課題】内部メモリの効率的な更新が可能なストリーム暗号の鍵系列出力装置を提供すること。
【解決手段】ストリーム暗号処理用の鍵系列を出力する鍵系列出力装置10は、初期鍵および初期ベクトルを初期値としてレジスタに格納する内部メモリ100と、内部メモリ100のレジスタに格納された値を更新する内部メモリ更新部110と、内部メモリ100のレジスタに格納された値から生成した鍵系列を出力する鍵系列出力部120と、内部メモリ100と鍵系列出力部120との接続を制御するスイッチSb210と、を備え、鍵系列出力部120により鍵系列を出力せずに、内部メモリ更新部110により内部メモリ100のレジスタに格納された値の更新を行う場合に、スイッチSb210をオンする。 (もっと読む)


【課題】汎用プロセッサ用の柔軟なAES命令セットを提供する。
【解決手段】AES命令セットは、AES暗号化または復号化用に「1ラウンド」パスを行う命令を含み、さらに、鍵生成を行う命令を含む。128/192/256ビット鍵用の鍵生成の鍵サイズおよびラウンド数を示すのに直近を利用してよい。柔軟なAES命令セットは、暗黙のレジスタをトラッキングする必要がないので、パイプライン能力の最大限の発揮が可能である。 (もっと読む)


【課題】本発明は、安価な製造コストで、複数の会社が開発した複数のプログラムを記憶素子に書込んだ状態であても、プログラムの内容が他社(許可されない者)に分からない半導体装置、および半導体装置の開発システムを提供する。
【解決手段】本発明に係る半導体装置10は、プログラムを記憶する記憶部(記憶素子2)と、記憶部に記憶したプログラムを実行することで特定の処理を行なう処理部(IP回路3)と、記憶したプログラムを記憶部から読出し、処理部で実行することが可能な命令を生成する演算部(CPU1)と、プログラムおよび命令を伝送するデータバス4とを備える。処理部は、データバス4を介して処理部に入力する命令に基づいて算術論理演算を行なう制御レジスタC_REGと、処理部に入力する命令を、制御レジスタで処理することが可能な命令に変換する変換回路(A回路32)とを有する。 (もっと読む)


【課題】高性能な乱数を生成することができ、予測困難性を向上できる半導体記憶装置を提供する。
【解決手段】実施形態によれば、半導体記憶装置は、複数のメモリセルMCが配置されるメモリセルアレイ11と、乱数(Random number)を発生させる乱数発生回路16と、メモリセルアレイ11および乱数発生回路16を制御するコントローラ19とを少なくとも具備する。乱数発生回路16は、生成した制御パラメータ(Read voltage parameter)によりメモリセルMCを読み出した結果にもとづく乱数パラメータ(PRESET)を生成する乱数制御回路162と、乱数パラメータ(PRESET)をシード値として用いて乱数(Random number)を発生させる擬似乱数生成回路161とを備える。 (もっと読む)


【課題】機密データをセキュアに記憶するためのデータ記憶回路、およびデータを処理および記憶するためのデータ処理装置、ならびに方法を開示する。
【解決手段】データ記憶回路は、データを記憶するための複数のデータ記憶場所を備える、データ記憶と、データ記憶にアクセスするための要求を受信するための入力と、データ記憶内の物理データ記憶場所へのアクセス要求に指定されたアーキテクチャデータ記憶場所をマッピングするためのリネーミング回路と、データ記憶内へのデータの記憶に先立って、データを暗号化するための暗号化回路であって、その中にデータが記憶される物理データ記憶場所に応じて、暗号化キーを生成するように構成される、暗号化回路と、データ記憶から読み取られたデータを復号するための復号回路であって、そこからデータが読み取られる物理データ記憶場所に応じて、復号キーを生成するように構成される、復号回路と、を備える。 (もっと読む)


【課題】一般化Feistel構造を適用した暗号処理構成の小型化を実現する。
【解決手段】データを複数ラインに分割入力し、各ラインの伝送データに対してラウンド関数を適用したデータ変換処理を繰り返して実行する一般化Feistel構造を適用した暗号処理構成において、第1ラインのデータに対する行列を適用した線形変換処理を実行する行列演算実行部が行列演算の実行サイクル中、最初のサイクルにおいて行列演算過程データと第2ラインのデータとの演算を実行する。本構成により、第2ラインのデータ保持用のレジスタと第1ラインの行列演算途中結果保持用のレジスタの共有化が可能となり、総レジスタ数の削減、小型化が実現された。 (もっと読む)


乱数を発生させるためのシステムを説明する。システムは、複数の情報源及び情報源の各々に結合された1つ又はそれよりも多くのサンプリングデバイスを含むことができる。各情報源は、いずれの他の情報源の特性とも異なることができる特性を有することができる。サンプリングデバイスは、何らかのサンプリング間隔で情報源をサンプリングすることができる。サンプル値は、このサンプリング間隔で情報源の各々からそれに結合されたサンプリングデバイスによって取り込むことができる。実質的な乱数を表す出力は、このサンプリング間隔で取り込まれたサンプル値から導出することができる。 (もっと読む)


【課題】複数のデータに対してハッシュ処理のパイプライン処理が可能なハッシュ値算出装置の提供を目的とする。
【解決手段】ハッシュ値算出装置100は、入力したデータからハッシュ値を算出するまでの処理をp個に分割したそれぞれぞれの処理を順次行う第1処理部から第p処理部を備える。第1処理部はハッシュ値算出のためのデータを入力して処理し、処理した結果を第1処理データとして出力する。第2処理部は第1処理部の出力した、第i処理部は第i−1処理部の出力した第i−1処理データを入力して処理し、第1処理データを入力して処理し、処理した結果を第2処理データとして出力する。順次処理した結果を第i処理データとして出力する。第p処理部は第p−1処理部の出力した第p−1処理データを入力し、入力した第p−1処理データに基づいて、入力したデータに対応するハッシュ値を算出して出力する。 (もっと読む)


【課題】セキュリティ性能に優れたプログラム秘匿システムを提供すること
【解決手段】保持回路310は、情報記憶メモリと別に設けられ、所定ステップ前の実行プログラムの命令コードを符号化した符号化コードを一時的に保持する。符号データ生成部100は、実行対象のプログラムの命令コードと、保持回路310が保持する符号化コードと、に基づいた演算により、実行対象のプログラムの命令コードを符号化した命令コードを生成するとともに、符号化した当該命令コードにより保持回路310に格納された符号化コードを所定ステップ毎に上書きする。命令復号回路320は、保持回路310に格納された符号化コードと、符号データ生成演算部100が生成した符号化コードと、に基づいた演算により実行対象のプログラムの命令コードを復号化する。 (もっと読む)


ハードウェア公開物理的クローン不能機能を使用するハードウェア暗号ユニットのための技術が、一般的に説明される。ソースコンピュータは、ハードウェア暗号ユニットのシミュレーションを使用してメッセージを暗号化することができる。次に、その暗号化されたメッセージが、宛先コンピュータに送られることが可能である。次に、宛先コンピュータが、ハードウェア暗号ユニットを使用して、そのメッセージを解読することができる。送信元コンピュータが、ハードウェア暗号ユニットのシミュレーションを使用して、入力値をシミュレーション出力に変換することができる。そのシミュレーション出力が、送信元コンピュータから宛先コンピュータに送信されることが可能であり、宛先コンピュータにおいて、ハードウェア暗号ユニットの出力が、シミュレートされた出力と合致するまで、可能なすべての入力値がハードウェア暗号ユニットに通されることが可能である。合致する出力を生成した入力値が、通信チャネルを介して平文で送信されることなしに、送信元コンピュータと宛先コンピュータとの間で共有される秘密となる。
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【課題】HD2リークをなくし、DPA対策および検証をレジスタ並びにその出力信号に対してのみ行うことができ、電力解析に対する耐性を向上させることが可能な暗号処理装置を提供する。
【解決手段】演算用データを格納する第1レジスタ103と、演算用データを格納する第2レジスタ104と、非線形変換部としてSbox1073を有し、第2レジスタ104の格納値に対してラウンド演算を行うラウンド演算部107と、第1レジスタ103の格納値に対して逆置換を行い、逆置換した値をSbox1073に出力する逆置換部108と、を有し、Sbox1073は、Sboxテーブル値と逆置換された第1レジスタ103の値との排他的論理和演算した値を入力として非線形変換処理を行い、ラウンド演算部107は、ラウンド演算結果を第2レジスタ104に出力する。 (もっと読む)


【課題】ハードウェアコストを抑えつつ、フォールト攻撃に対して耐性を持つ暗号演算技術を提供する。
【解決手段】鍵データ用レジスタが鍵データまたは鍵スケジュール部組み合わせ回路の出力を記憶し、鍵スケジュール部組み合わせ回路が鍵データ用レジスタからのデータを用いて鍵スケジュールを実施し、暗号演算データ用レジスタが暗号演算データまたはデータ撹拌部組み合わせ回路の出力を記憶し、データ撹拌部組み合わせ回路が鍵データ用レジスタに記憶されているデータを用いて暗号演算データ用レジスタに記憶されているデータのデータ撹拌を実施する暗号演算回路において、鍵データ用レジスタと鍵スケジュール部組み合わせ回路との間に、鍵データ用レジスタからのデータの鍵スケジュール部組み合わせ回路への入力を遅延させる遅延制御部を設けた。 (もっと読む)


【課題】ユニット及び集積回路を統合することで低価格化を実現しながら、画像処理部及び画像形成部の機能を混合することなく独立して開発可能である集積回路を提供すること。
【解決手段】画像形成処理を実行するための2個のCPU34、21と、2個のCPU34、21毎に独立して接続され、2個のCPU34、21のそれぞれによって暗号鍵を設定可能である2個の暗号鍵用レジスタ24、30と、2個のCPU34、21に接続され、2個の暗号鍵用レジスタ24、30のいずれかに設定された暗号鍵を用いてプログラムの暗号化処理又は暗号化されたプログラムの復号化処理を行う暗号/復号回路20と、暗号/復号回路20に接続されたプログラマブル回路48と、を備え、暗号鍵用レジスタ24に暗号鍵を設定したCPU34、21のみが、プログラマブル回路48にプログラムを設定可能であり、また、プログラマブル回路48に設定されたプログラムを読取可能である。 (もっと読む)


【課題】IPsec回路が対象とするSA数が増加した場合においても、回路規模を増大させることなく暗号/復号を行うことができる。
【解決手段】暗号用拡大鍵生成論理回路121は、暗号用拡大鍵の生成を開始する際には、入力された値を暗号用拡大鍵生成レジスタ122に記憶し、AES暗号回路が各ラウンド処理を行う際には、暗号鍵の長さを示す鍵長情報とラウンド処理の進行に応じて定まる所定の暗号用拡大鍵生成演算を暗号用拡大鍵生成レジスタ122が記憶する値に対して行い、暗号用拡大鍵生成レジスタ122が記憶する値を暗号用拡大鍵生成演算の結果に応じて更新する。暗号用拡大鍵出力論理回路123は、暗号用拡大鍵生成レジスタ122から鍵長情報とラウンド処理の進行とに基づいて選択された128ビット長の値を暗号用拡大鍵として出力する。 (もっと読む)


【課題】本発明は、ネットワークに適してコンテンツデータを送信する。
【解決手段】本発明は、ストリーミング形式で配信されるコンテンツデータD2をFIFO12に記憶し、記憶された順に読み出して暗号化部14により暗号化して受信装置4に送信する際、ネットワークNTの状況によりFIFO12の残容量が閾値以下になった場合、FIFO12から読み出したコンテンツデータD2を破棄するようにしたことにより、コンテンツデータD2を暗号化する前に破棄することができ、かくしてネットワークNTに適してコンテンツデータD2を送信することができる。 (もっと読む)


【課題】乱数発生回路からの乱数を用いない、データマスキング法による暗号処理を行う暗号処理装置を提供する。
【解決手段】暗号処理装置1は、入力された第1のデータDin1に対して第1の暗号処理を行う第1の暗号処理回路25aと、入力された第2のデータDin2に対して、第1の暗号処理回路25aの処理結果をマスクデータとして用いて、第1の暗号処理とは異なる第2の暗号処理を行う第2の暗号処理回路25bとを有する。 (もっと読む)


【課題】暗号化演算回路の消費電流を低く抑えることができ、電力解析に対する耐性を向上させることが可能な暗号処理装置を提供する。
【解決手段】所定ビットずつのフラグ演算を行う第1フラグ演算部102と、第1および第2データにフラグ演算によるフラグとのEXORによるフラグ制御を行う第1演算部103と、第2データレジスタのデータと第2フラグレジスタのフラグとのEXORを行う第2演算部109と、その出力データに対してラウンド演算を行うラウンド演算部110と、その出力と第1データレジスタの格納値および第1フラグレジスタのフラグとのEXORを行う第3および第4演算部111,112と、その出力データで所定ビットずつの新たなフラグ演算を行う第2フラグ演算部114と、その出力データに第2フラグ演算部によるフラグとのEXORによりフラグ制御を行う第5演算部115とを有する。 (もっと読む)


【課題】従来技術の欠点の解決策に対する代替策を提供する暗号化モードを提供する。
【解決手段】暗号化連鎖モードは平文ブロックNを取り(910)、暗号化鍵N−1と平文ブロックN−1をXORして暗号化鍵Nを生成し(920)、暗号化して(930)暗号文ブロックNを出力する(940)。最初の平文ブロックについての暗号化鍵は、ランダムな初期化ベクトル(IV)とランダムな初期化鍵KをXORすることによって生成される。初期化鍵Kは、鍵スケジュール・アルゴリズムから帰結するサブ鍵であり、および暗号化鍵N−1は単にサブ鍵のうちの一つである。最初の平文ブロックについての暗号化鍵はランダムな初期化ベクトル(IV)と鍵スケジュール・アルゴリズムから帰結する一つのサブ鍵とをXORすることによって生成される。また、対応する復号方法、暗号化装置および復号装置も提供される。 (もっと読む)


【課題】本発明はSHAアルゴリズム基盤のメッセージスケジュール演算方法、メッセージ圧縮演算方法及びこれを行う暗号装置に関するものである。
【解決手段】本発明はメッセージスケジュール演算を行う時、1つの加算器を利用して順次にメッセージスケジュール演算を行う。また、メッセージスケジュールを演算する時に入力される演算データを貯蔵するメモリを17番目ラウンドからはメッセージスケジュール演算によって生成される中間データを貯蔵するために使用する。さらに、本発明はメッセージ圧縮演算を行う時にも1つの加算器を利用して順次にメッセージ圧縮演算を行う。 (もっと読む)


【課題】剰余乗算器の演算ビット数の2倍を超えるビット数のデータに対する剰余乗算の演算効率を向上させることができるデータ処理装置を提供する。
【解決手段】演算部(310)により剰余乗算の演算処理を再帰的に複数回繰り返してwビットの剰余乗算の剰余と商から、2wビットの剰余乗算の商と剰余を計算するとき、先の剰余乗算の演算処理で求めたwビットの剰余乗算の剰余と商を、次の剰余乗算の演算処理に振り分ける制御を制御部(320)が行う。これにより、先の剰余乗算の演算処理がwビットの剰余乗算の剰余だけを求める演算アルゴリズムに比べ、再帰的に行われる後の演算に必要な前の演算処理の商を新たに演算することを要しない。剰余乗算ユニットの演算ビット数の2の倍数のビット数のデータに対する剰余乗算の演算効率を向上させることができる。 (もっと読む)


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