【課題】デューティサイクルエラーを最小化し、消費電流を減少させる。
【解決手段】信号周波数変更回路は、クロック信号を遅延制御信号に相応する第１遅延時間だけ遅らせて遅延信号を生成し、前記クロック信号を前記第１遅延時間に比べて小さい第２遅延時間だけ遅らせて予備周波数変更クロック信号を生成する遅延線；位相固定完了信号を生成する検出部；前記位相固定完了信号の活性化時点の以前まで供給される前記クロック信号を利用して、前記遅延制御信号及び多重化制御信号を順次シフトさせる制御部；前記多重化制御信号に応じて、前記予備周波数変更クロック信号のうちから１つを選択して出力するマルチプレクサ；及び前記クロック信号と前記マルチプレクサの出力信号を利用して、前記クロック信号の周波数と異なるように変更された周波数を有する周波数変更クロック信号を生成する出力部を備える。 （もっと読む）

【課題】効率的に且つ比較的低消費電力で目的の信号との位相を調整するのに好適な位相調整装置及び無線受信装置を提供する。
【解決手段】位相調整装置１００を、遅延量を可変可能なインバーター回路ＩＶ１〜ＩＶＮをループ構成に接続してなる遅延段回路１０と、遅延段回路１０の遅延量を一定に保持する位相同期用回路２０と、遅延段回路１０の各接続部に入力端子が電気的に接続された接続切替回路ＳＷ１〜ＳＷＭを含む接続切替回路群３０と、切替制御回路４０と、信号出力回路５０とを含む構成とし、切替制御回路４０は、遅延段回路１０における各インバーター回路に対応する接続切替回路を１つずつ且つ周回して選択し、選択した接続切替回路ＳＷからのみ遅延信号を出力するように制御すると共に、偶数番目に選択された接続切替回路ＳＷからの遅延信号を反転して後段の回路に供給するように信号出力回路５０を制御する。 （もっと読む）

【課題】効率的に且つ低消費電力で目的の信号との位相を調整するのに好適な位相調整装置及び無線受信装置を提供する。
【解決手段】位相調整装置１００を、制御電圧によって遅延量を可変可能なインバーター回路ＩＶ１〜ＩＶＮをループ構成に接続してなる遅延段回路１０と、遅延段回路１０の遅延量を一定に保持する位相同期用回路２０と、遅延段回路１０の各接続部に入力端子が電気的に接続された接続切替回路ＳＷ１〜ＳＷＭを含む接続切替回路群３０と、切替制御回路４０とを含む構成とし、切替制御回路４０は、遅延段回路１０における１つおきに且つ周回して順に並ぶ各インバーター回路に対応する接続切替回路を１つずつ選択し、選択した接続切替回路が、遅延信号を後段の回路に供給するように、その他の接続切替回路が遅延信号を後段の回路に供給しないようにする切替制御信号を生成し、これを各接続切替回路に供給する。 （もっと読む）

【課題】デューティ検出信号を高頻度に更新する。
【解決手段】内部クロックＲＣＬＫ，ＦＣＬＫのデューティを検出する複数のデューティ検出部２１０−１〜２１０ｍと、複数のデューティ検出部を互いに異なる位相で動作させる制御部２２０と、複数のデューティ検出部からのデューティ検出信号を選択する出力選択部２３０とを備える。本発明によれば、複数のデューティ検出部が互いに異なる位相で動作することから、各デューティ検出部におけるデューティ検出信号の生成頻度よりも高頻度でデューティ検出信号ＤＣＣＳを出力することが可能となる。このため、本発明によるデューティ検出回路をＤＬＬ回路のクロック調整に使用すれば、ＤＬＬ回路の制御周期を短縮することが可能となる。 （もっと読む）

【課題】レイアウトの大きさを増大させず、速やかに位相を固定させることができる遅延固定ループ及び遅延固定ループにおけるクロック遅延固定方法を提供すること。
【解決手段】遅延ライン部は、第１の遅延時間ｄ１を各々有する複数の第１の単位遅延セルを有し、クロック信号ｃｌｋを遅延する第１遅延ラインと、第２の遅延時間ｄ２を各々有する複数の第２の単位遅延セルを有し、第１遅延ラインにおいて遅延固定動作が達成されない場合に、クロック信号ｃｌｋを遅延する第２遅延ラインと、第３の遅延時間ｄ３を各々有する複数の第３の単位遅延セルを有し、第２遅延ラインにおいて遅延固定動作が達成されない場合に、クロック信号ｃｌｋを遅延する第３遅延ラインとを備え、第１の遅延時間ｄ１が第２の遅延時間ｄ２より短く、第２の遅延時間ｄ２が第３の遅延時間ｄ３より短い。 （もっと読む）

【課題】冗長化された基準周波数発生システムにおいて、現用側と予備側での出力切替時に出力信号のタイミングが急激に変動するのを防止する。
【解決手段】現用側の基準周波数発生装置５１においては、自機のＧＰＳ受信機２１ａが生成する１ＰＰＳ信号がＰＬＬ回路２２ａに供給される。予備側の基準周波数発生装置５２においては、現用側の基準周波数発生装置５１のＧＰＳ受信機２１ａからケーブル１０１を介して出力された１ＰＰＳ信号がＰＬＬ回路２２ｂに供給される。予備側に入力された１ＰＰＳ信号は、ケーブル１０１と遅延量が等しいケーブル１０２を介して現用側に戻される。現用側の基準周波数発生装置５１は、自機のＧＰＳ受信機２１ａからの１ＰＰＳ信号と、予備側に出力して戻された１ＰＰＳ信号と、の時間差に基づき補正用信号を出力する。予備側の基準周波数発生装置５２は、補正用信号に基づいて、ＰＬＬ回路２２ｂの出力信号の位相を調整する。 （もっと読む）

【課題】冗長化された基準周波数発生システムにおいて、現用側と予備側での出力切替時に出力信号のタイミングが急激に変動するのを防止する。
【解決手段】現用側の基準周波数発生装置５１においては、自機のＧＰＳ受信機２１ａが生成する１ＰＰＳ信号がＰＬＬ回路２２ａに供給される。予備側の基準周波数発生装置５２においては、現用側の基準周波数発生装置５１のＰＬＬ回路２２ａから出力された１Ｈｚの信号が、第１伝送経路を経由してＰＬＬ回路２２ｂに供給される。予備側に入力された１Ｈｚの信号は、前記第１伝送経路と遅延量が等しい第２伝送経路を経由して現用側に戻される。現用側の基準周波数発生装置５１は、自機のＰＬＬ回路２２ａからの１Ｈｚの信号と、予備側に出力して戻された１Ｈｚの信号と、の時間差に基づき補正用信号を出力する。予備側の基準周波数発生装置５２は、補正用信号に基づいて、ＰＬＬ回路２２ｂの出力信号の位相を調整する。 （もっと読む）

【課題】動作信頼性を向上させるクロックリカバリ回路、及びそれを備えるクロックデータリカバリ回路を提供すること。
【解決手段】受信信号を再生するタイミング情報が重畳された前記受信信号とリカバリクロックとの位相差に基づいて、前記受信信号とリファレンスクロックとの周波数オフセット情報を検知する周波数差検知部３４と、前記周波数検知部３４が検知した前記周波数オフセット情報に基づいて、前記受信信号と前記リカバリクロックとの位相差を補正する補正部３０とを具備する。 （もっと読む）

【課題】ユーザ側装置で立上りタイミングが一致した２つの信号を容易に得られる基準周波数発生装置を提供する。
【解決手段】基準周波数発生装置は、ユーザ側装置へ１０ＭＨｚ及び１Ｈｚの信号をそれぞれ出力する２つの出力端子と、ユーザ側装置から戻された上記信号をそれぞれ入力する２つの入力端子と、を備える。基準周波数発生装置を初めてユーザ側装置に接続したときは、２つの出力端子から出力される波形は何れも、その立上りタイミングがＵＴＣの１秒に正確に同期している。この基準状態で、出力する１Ｈｚの波形と、ユーザ側装置から戻された１Ｈｚの波形との間で、立上りタイミングの差が測定される。また、ユーザ側装置から戻された１Ｈｚの波形と、同様に戻された１０ＭＨｚの波形との間で、立上りタイミングの差が測定される。ＣＰＵは、得られた時間差に基づき、１０ＭＨｚ及び１Ｈｚの出力信号波形の位相を所定の関係に従って調整する。 （もっと読む）

【課題】ノイズの影響でディレイラインが逆方向に調整されたり、ジッタ成分の影響でループに入ることのないＤＬＬ回路を提供する。
【解決手段】外部クロック信号ＣＬＫの位相に基づいて位相判定信号ＰＤ０を生成する位相判定回路１４０と、位相判定信号ＰＤ１に基づいて、サンプリング周期ごとにカウント値が更新されるカウンタ回路１３０と、カウント値に基づいて外部クロック信号ＣＬＫを遅延させることにより、内部クロック信号ＬＣＬＫを生成するディレイライン１１０と、位相判定信号ＰＤ０が所定の論理レベルを示したことに応答して、同じサンプリング周期内におけるその後の位相判定信号ＰＤ０の変化を無効化した位相判定信号ＰＤ１を生成する無効化回路２００とを備える。これにより、短い周期で位相判定信号に影響を与える成分を排除することが可能となる。 （もっと読む）

【課題】クロックの周波数が低くても、多大な時間を要することなく所望の位相遅延を可能にする半導体装置を提供する。
【解決手段】リファレンスクロックと第１のディレイラインで遅延させたリファレンスクロックとの位相比較結果に応じて第１のディレイラインでの遅延量を制御し、制御結果に基づいて第１のクロックを第２のディレイラインで遅延させ所定の位相差を有する制御クロックを生成する半導体装置にて、第１のディレイラインでの遅延量が設定可能な最大遅延量に応じた遅延量以上かつ最大遅延量未満の所定の閾値遅延量を超える場合には、セレクタによりリファレンスクロックとして出力するクロックを第１のクロックから定数倍の周波数を有する第２のクロックに切り替えるようにして、第１のクロックの周波数が低くても、多大な時間を要することなく所定の位相差を有する制御クロックを生成できるようにする。 （もっと読む）

【課題】簡単な回路で高データレートおよび低データレートに対応させる。
【解決手段】クロック信号ＣＬＫ０、ＣＬＫ１のエッジに係るタイミングｔ１、ｔ２、ｔ３（ただし、ｔ２＜ｔ１＜ｔ３）でサンプリングした入力データ信号ＤＡＴＡＩＮの論理値をそれぞれＤ１、Ｄ２、Ｄ３とする時、Ｄ１≠Ｄ２であるか、Ｄ１≠Ｄ３であるかを検出する検出回路１１と、検出回路１１の検出結果に基づいて、入力データ信号ＤＡＴＡＩＮの論理値の遷移タイミングがタイミングｔ２、ｔ３に一致するようにクロック信号ＣＬＫ０、ＣＬＫ１の位相を変化させるクロック発生回路１４と、を備える。 （もっと読む）

【課題】クロック信号発生方法及びクロック信号発生回路を提供する。
【解決手段】クロック信号発生回路は、それぞれ第１及び第２入力信号により第１及び第２クロック信号を提供する二つの出力端を備える。電荷蓄積素子は、第１クロック信号がハイレベルである時間区間内に第１出力端から電荷蓄積素子までの電荷移動を実行し、第２クロック信号が低レベルである場合、電荷蓄積素子から第２出力端までの電荷移動を実行させるのに用いられる。クロック周期のもう一つの期間において、電荷蓄積素子は、第２クロック信号がハイレベルである期間内に第２出力端から電荷蓄積素子までの電荷移動を実行し、第１クロック信号が低レベルである場合、電荷蓄積素子から第１出力端までの電荷移動を実行させるのに用いられる。 （もっと読む）

【課題】電源電圧、温度変動、製造プロセスによる素子特性の変動があっても、外部クロックの周期に応じて位相関係が一定になる複数のクロックを出力する。
【解決手段】クロック生成回路は、外部クロックに対して、第１の遅延素子１０１により遅延させた第１のクロックを出力する第１の生成部１３０及び第２の遅延素子１０２により遅延させた第２のクロックを出力する第２の生成部１４０と、第１の遅延素子及び第２の遅延素子の遅延量に対して、それぞれ相関がある遅延量を有する複数の第３の遅延素子１２７を用いて、複数の第３の遅延素子１２７の遅延量の合計が外部クロックの周期に依存した目標値になるように、第３の遅延素子を制御し、制御用の信号を用いて、第１の遅延素子１０１の遅延量、第２の遅延素子１０２の遅延量、及び第３の遅延素子１２７の遅延量を制御する制御部１２０とを備える。 （もっと読む）

【課題】ロックイン時間を短縮しつつチャージポンプ回路の誤差電流に起因するジッタを低減する。
【解決手段】チャージポンプ回路３０は、位相比較回路２０による比較結果（充電信号ＵＰ０，放電信号ＤＮ０）に応答して正または負の出力電流Ｉｏｕｔを出力する。電流制御回路１１は、遅延クロックＣＫ（ｎ）の遷移エッジを含む有効期間中に遅延クロックＣＫ（１）の遷移エッジが発生することを検出し、その検出結果に応じてチャージポンプ回路３０の出力電流Ｉｏｕｔの電流量を制御する。 （もっと読む）

【課題】多数段の遅延ステップで遅延時間を選択可能としながら、遅延ステップの直線性を確保し得る遅延クロック発生装置を提供する。
【解決手段】複数種類の遅延クロック信号を発生させる遅延クロック発生装置において、平行して配置された複数列の遅延素子列１６ａ〜１６ｄと、遅延素子列を構成する各遅延素子に設けられ、クロック信号ＣＬＫを往復方向に転送する往路側及び復路側転送線と、各遅延素子にそれぞれ設けられ、前後に連なる遅延素子の往路側転送線同士と復路側転送線同士を接続する第一の転送経路と、各遅延素子の往路側転送線と復路側転送線とを接続する第二の転送経路を選択する選択回路と、入力コードｉｃｏｄｅに基づいて遅延素子列のいずれか一つの遅延素子でのみ選択回路で第二の転送経路を選択させるデコーダー１２，１３，１４を備えた。 （もっと読む）

【課題】基準クロック信号の位相に対して、クロック信号の位相を制御する遅延ロックループ回路であって、回路規模の縮小化及び低消費電力化を図かったアナログDLL回路を提供する。
【解決手段】基準クロック信号の位相と、第１のクロック信号の位相とを比較し、比較結果に応じた信号を出力する位相比較器と、イニシャル信号の入力時において、位相比較器が出力する信号に応じた選択信号を発生する初期位相差検出器と、イニシャル信号の入力時において、初期位相差検出器からの選択信号に応じて、複数の位相が異なる第２のクロック信号の内から、基準クロック信号に最も近接した位相を有する第２のクロックを選択して、第３のクロック信号として出力する初期位相差設定回路と、第３のクロック信号に、位相比較器からの信号に応じた、位相遅延を付加した第１のクロック信号を出力する電圧制御可変遅延線とを備える遅延ロックループ回路を提供する。 （もっと読む）

信号較正方式において、一連の複数の信号の間で所望の位相関係が維持される。たとえば、いくつかの態様では、高速度の基準クロック信号から発生したクロックツリーの所望の位相を、低速度の基準クロック信号と、クロックツリーの様々な位相に関連付けられた低速度のクロック信号との間の位相差を検出することにより、維持することが可能である。いくつかの態様では、クロックツリーの使用中に発生するフレーミングオフセットを検出することにより、クロックツリーの所望の位相を維持することが可能である。 （もっと読む）

【課題】従来の回路に比較し、面積の縮小や消費電力の低減を図ることができる同期化制御回路を提供する。
【解決手段】分周回路部２６において、外部クロックに対し位相の進んだ内部クロックＬＣＬＫを分周して分周クロックＲＳＥＬＯを生成し、分周クロックＲＳＥＬＯを遅延させて遅延分周クロックＲＳＥＬＩを生成する。外部クロックに対し位相の遅れた内部クロックＰＣＬＫに同期して外部から取り込まれた信号を、遅延分周クロックＲＳＥＬＩに同期してラッチ回路２２に保持する。次いで、ラッチ回路２２の出力信号を分周クロックＲＳＥＬＯに同期してラッチ回路２３に読み込み、内部クロックＬＣＬＫに同期した信号として出力する。そして、分周回路部２６が、変更可能な所定の分周数で内部クロックＬＣＬＫを分周する可変分周回路２４を備える。 （もっと読む）

【課題】広帯域を細かく設定でき、周波数の引き込み範囲が広く、かつ消費電力の少ない周波数シンセサイザを提供する
【解決手段】電圧制御発振部１の出力周波数の正弦波信号を直交検波し、検波に用いた周波数信号の周波数との差分の周波数（速度）で回転するベクトルの位相差を取り出して出力周波数の調節に利用するＰＬＬは、出力周波数調節用の第１の位相差検出部７１と、周波数引き込み用の第２の位相差検出部７４とを備え、前記第１の位相差検出部７１の出力に係る信号をディジタル／アナログ変換した結果が予め定めたしきい値を越えたときに、前記第２の位相差検出部７４の出力に係る信号をディジタル／アナログ変換する手段１０５から切り離すと共に、当該第２の位相差検出部７４における消費電力を小さくする。 （もっと読む）