【課題】 シリアルデータの高速化にともなう受信性能の低下および連続同符合データ受信によるクロックデータリカバリー回路の精度低下を防止し、尚且つ消費電力の低いクロックデータリカバリー回路を提供する。
【解決手段】 シリアルデータを受信するSerDes回路101と、並走クロック信号を受信する参照SerDes回路102とを有し、SerDes回路101は、参照SerDes回路102の生成した位相制御信号P_CSを用いて位相制御された再生クロックにより受信したシリアルデータの直列並列変換を行う。 （もっと読む）

【課題】プロセスや動作環境等の変化に対して、遅延変動の小さいタイミングを生成しアクセス時間を短縮可能とする、タイミング制御回路及び該タイミング制御回路を備えた半導体記憶装置を提供する。
【解決手段】周期Ｔ１を持つ第１のクロック信号と、周期Ｔ２の第２のクロック群（ＣＫｂ）が入力され、疎調遅延回路（ＣＤ）と微調遅延回路（ＦＤ）を備え、疎調遅延回路（ＣＤ）は活性化信号の活性化から第１のクロック信号の立ち上がりエッジをカウントするカウンタを有し、第１のクロック信号からの遅延量がほぼｍ・Ｔ１である疎調タイミング信号（ＣＴ）を生成し、微調遅延回路（ＦＤ）はＬ個の並列した多相クロック制御遅延回路からなり、それぞれＬ相の第２のクロック群による疎調タイミング信号（ＣＴ）のサンプリングのタイミングをｎ・（Ｔ２／Ｌ）だけ遅延させ、遅延されたパルスのＯＲをとることで微調タイミング信号（ＦＴ）とする。 （もっと読む）

【課題】 入力信号に精度良く同期した信号を迅速に生成する。
【解決手段】
直交信号生成部１１０Ａが、信号源９１０からの信号ＳＩＡに含まれる角周波数ω_Cのパイロット信号の位相を反映し、互いの直交化が図られた信号ＰＳＡ₁，ＰＳＡ₂を生成する。これらの信号ＰＳＡ₁，ＰＳＡ₂に基づいて、位相算出部１２０Ａが、パイロット信号の位相を算出する。こうして算出されたパイロット信号の位相に基づいて、基準信号生成部１３０Ａが、パイロット信号と所定関係にある基準信号ＢＳＡを生成する。そして、基準信号ＢＳＡを利用して、信号加工部１４０が、信号ＳＩＡを加工する。 （もっと読む）

【課題】 プログラマブル遅延回路のオフセット遅延時間が周囲温度などの周囲条件によって変化するので、このプログラマブル遅延回路を用いた信号発生回路の出力波形信号が不安定になってしまうという課題を解決する。
【解決手段】 プログラマブル遅延回路と遅延回路を直列接続してプログラマブル遅延回路にクロックを入力し、この２つ遅延回路の合計遅延時間が一定になるように前記プログラマブル遅延回路の遅延時間を制御すると共に、このプログラマブル遅延回路の出力を複数のプログラマブル遅延回路に入力するようにした。また、この複数のプログラマブル遅延回路を用いて信号発生回路を構成した。周囲条件が変化しても複数のプログラマブル遅延回路のクロックに対する遅延時間が変動することがない。 （もっと読む）

【課題】従属同期クロック信号生成装置に関し、従属同期用クロック信号の系切替え時に瞬断なくクロック信号を供給し、擾乱の無い装置供給用クロック信号を供給する。
【解決手段】外部から２系統の従属同期クロック信号を入力し、該従属同期クロック信号の１周期分の信号の開始部分を検出してハイレベル信号を出力し、該従属同期クロック信号の１周期未満のタイミングでローレベル信号を出力する２系統のクロック信号生成部（＃０）１−１，（＃１）１−２と、該クロック信号生成部から出力される信号の論理和信号をクロック信号としてＰＬＯ部６−７出力する論理和信号出力部１−３を備える。クロック信号生成部は、内部自走クロック源１−４のクロックをカウントして従属同期クロック信号の１周期未満のタイミングでローレベル信号をフリップフロップ回路１−１２，１−２２のリセット端子に入力して強制的にローレベル信号を出力させる。 （もっと読む）

【課題】５０％デューティ・サイクルを有するプログラマブル整数クロック分割の回路お
よび方法。
【解決手段】整数分割値により入力信号の周波数を分割する回路および方法。回路は一般
的に（ａ）入力信号を受信する第１の複数の直列接続された遅延要素および第１の設定可
能なフィードバック・ネットワークを含む第１周波数分割器、（ｂ）入力信号の逆転を受
信する第２の複数の直列接続された遅延要素および第２の設定可能なフィードバック・ネ
ットワークを含む第２周波数分割器、（ｃ）第１および第２周波数分割器の出力を選択し
および／あるいは組み合わせ、周波数分割出力信号を形成するよう構成される設定可能な
論理、および（ｄ）第１および第２の設定可能なフィードバック・ネットワークおよび設
定可能な論理を選択可能な形で設定するよう構成されるプログラマブル回路、を含む。 （もっと読む）

【課題】ＤＤＲメモリにおいて、デューティの歪みを生じさせることなくデータ信号のライジングとフォーリングエッジの双方を効果的に同期させるＤＬＬ回路を提供する。
【解決手段】ＤＤＲメモリの出力データ信号の５０％のデューティを保証するための３ＤＬＬ回路であって、第１クロック信号から第２クロック信号を生成する第１ＤＬＬと、前記ＤＤＲの出力データ信号の１つの遷移を調整する第２ＤＬＬと、前記ＤＤＲの出力データ信号の第２の遷移を調整する第３ＤＬＬを備え、前記第２、第３ＤＬＬに設けられた第２、第３遅延ラインの出力のライジングエッジにより生成されるライジングとフォーリングエッジを有し、前記ＤＤＲの出力データ信号をイネーブルにする第３クロック信号と、前記第３クロック信号を固定時間遅延させ、前記第２、第３ＤＬＬの第２、第３位相検出手段へフィードバックすることにより生成される第４クロック信号とを有する構成とする。 （もっと読む）

【課題】データの伝送速度および信頼性の低下を防止できるようにしたクロック分配回路およびそれを用いたインターフェース装置を提供する。
【解決手段】入力されたクロックを制御電圧によって可変とされた遅延を有するようにして分配クロックとして出力する電圧制御分配手段、及び前記データと前記分配クロックの位相差を用いて前記制御電圧を生成する制御電圧生成手段を備える。 （もっと読む）

【課題】シリアル伝送されるデータにノイズが混入しても、そのノイズの影響を少なくすることができるクロックリカバリ回路を提供する。
【解決手段】基準クロックから多相クロック生成部５で生成された多位相クロックのうち、入力されたシリアルデータの変化点の中間（真中）に立ち上がりがあるクロックを選択して出力するクロックリカバリ回路１において、入力データのエッジを検出した後に、所定以下の信号幅のノイズ成分を除去するノイズキャンセル部３を設け、ノイズ成分によるクロックの切替えが起らないようにしてクロック選択部４へ出力する。 （もっと読む）

【課題】ＣＤＲ回路側の原因による接続ノード間の同期化の非成立を抑制し、接続失敗を抑制することができる同期損失防止方法及び同期損失防止装置を提供する。
【解決手段】受信データから同期化クロックを生成するＣＤＲ（Clock Data Recovery ）回路と、受信データの受信開始から同期化検出時間Ｎを経過しても同期化クロックに基づく接続ノード間の同期化が非成立のときに、接続失敗処理を行う接続失敗処理段階（Ｓ１５）と、受信データの受信開始から同期化リトライ判定時間（Ｎ／２）を経過しても同期化クロックに基づく接続ノード間の同期化が非成立のときに、ＣＤＲ回路の動作を補正処理する補正処理段階（Ｓ１３）とを備える。 （もっと読む）

【課題】 半導体記憶装置においてはユーザー要求により、外部クロックの入力パッドの配置位置と、コマンド信号の入力パッド及びコマンドデコーダの配置位置とが離れることがある。このためコマンドデコーダでのコマンド取り込みが遅れるという問題がある。
【解決手段】 コマンドデコーダに入力されるクロックを、ＤＬＬ回路を備えた内部クロック発生回路により発生させる。内部クロック発生回路からの内部クロックを入力されたコマンドデコーダは、外部クロックに同期した最速のタイミングで内部コマンド信号を出力できる。さらにＤＣＣ判定回路を備えることで、デューティを調整することもできる。コマンドデコーダ用の内部クロック発生回路を備えることで、高速アクセス可能な半導体記憶装置が得られる。 （もっと読む）

【課題】ＰＶＴ変動が発生しても安定して正確な遅延ロックおよびデューティサイクル補正を可能とする。
【解決手段】外部クロックが入力されて第１内部クロックを生成し、前記第１内部クロックを内部の遅延手段によって遅延して複数の第２内部クロックを出力した後にフィードバックを受けて、前記第１内部クロックとの位相差によって前記遅延手段の遅延時間を調整することにより、前記第２内部クロックの遅延ロックがなされるようにする遅延ロックループブロックと、前記複数の第２内部クロックのデューティサイクルを補正したデューティサイクル補正クロックを出力するデューティサイクル補正ブロックと、前記複数の第２内部クロックの位相比較結果に応じてデューティ補正エラーの発生を判断して、前記デューティサイクル補正クロック又は前記複数の第２内部クロックのうちの１つを前記遅延ロックループブロックにフィードバックするエラー判断部とを備える。 （もっと読む）

【課題】分周クロックが同期信号に対して常に同一位相となるように制御し誤動作や動作遅れを防止する位相補償クロック分周回路を提供する。
【解決手段】所定周期の源クロックを動作クロックとする第１部品１と、源クロックを分周した分周クロックを動作クロックとし第１部品１と同期した処理を行う第２部品２とが混在するシステムで用いられる位相補償クロック分周回路において、源１クロックを発生し第１部品１に出力するクロック発生手段３と、源クロックを分周して生成した分周クロックを第２部品２に出力する分周手段４と、第１部品１が源クロックから生成し第２部品２に出力する同期信号を取り込み該同期信号のパルスエッジから所定の一定期間だけ遅延させた時点に位相を合わせた分周クロックを分周手段４に発生させる同期制御手段５とを備える。 （もっと読む）

【課題】 サンプル毎にトランジスタなどの構成素子の特性がばらついたとしても、すべてのサンプルにおいて制御電圧―遅延時間特性がばらつきの影響を受け難い電圧制御遅延装置を提供する。
【解決手段】 本発明の電圧制御遅延装置は、入力された制御電圧を電流に変換する電圧電流変換部１０８を含み、該電圧電流変換部１０８により変換された電流に比例した制御電流を出力する制御手段と、入力信号を前記制御電流に応じた時間だけ遅延させて出力する遅延手段とを備え、前記電圧電流変換部１０８は、所定の入力電圧範囲において線形の電圧電流変換特性を有している。 （もっと読む）

【課題】異なるリファレンスクロックを共有し、リファレンス信号を分周してローカル信号として利用する場合にスプリアスが発生するという問題があった。
【解決手段】ローカル信号を出力する電圧制御発振器１０１と、ローカル信号と基準クロック信号とを入力し、フラクショナル分周器１０２によってローカル信号を、複数の分周数を時分割で切り替え、その平均の分周数で分周した信号と、基準クロック信号との位相を位相比較器１０４において比較し、比較した位相が同期するように電圧制御発振器１０１を制御する同期部１０７と、固定された分周数でローカル信号を分周して出力する固定分周器１０８と、を備える。 （もっと読む）

【課題】 自動周波数制御回路における検出部の起動および停止を簡単に制御し、消費電力を低減する。
【解決手段】 受信パケットから送信装置と受信装置との間のクロック周波数の誤差を検出し、その周波数誤差に対する補正値を出力する検出部と、検出部から出力された補正値に基づいて受信パケットの周波数誤差を補正する補正部とを備えた自動周波数制御回路において、検出部とは別のアルゴリズムで、受信パケットの周波数誤差の有無を簡易に判定し、周波数誤差があれば検出部を動作させ、周波数誤差がなければ検出部の動作を停止させ、検出部の動作時に出力した補正値を受信パケットの周波数誤差の補正に用いる制御を行う簡易判定部を備える。 （もっと読む）

【課題】集積回路のクロック信号を柔軟に発生するためのクロック信号発生器を実現する。
【解決手段】集積回路のクロック信号を発生するためのクロック信号発生器（１）である。クロック信号発生器は、基準クロック信号に基づいて複数の相互に遅延したクロック位相を発生するようになった遅延同期ループ（３）を備える。遅延同期ループはさらに、第１の制御信号に応答して、複数のクロック位相のうち１つを、遅延同期ループ（３）の出力信号として選択するようになっており、この出力信号は第１のクロック信号である。クロック信号発生器はさらに、出力信号の逆を発生するように配置したインバータ（１１）と、クロック反転信号に応答して、出力信号かまたは出力信号の逆かのいずれかを第２のクロック信号として転送するように配置したマルチプレクサユニット（１２）とを備える。 （もっと読む）

【課題】半導体集積回路に設けられた複数のクロックドメイン間でタイミング調整を容易に行うこと。
【解決手段】位相の異なる複数のクロックを供給可能なクロック生成部と、クロック生成部からクロックが供給され、供給されたクロックを対応するフリップフロップ群に供給する複数のクロックドメイン、及びフリップフロップ群を有する論理回路部とを備えた半導体集積回路における、複数のクロックドメイン間のクロックタイミングの差異を調整するクロックタイミング調整方法である。クロックタイミング調整方法では、複数のクロックドメインの各レイテンシを抽出し、抽出した各レイテンシに基づいて、クロック生成部で生成される複数のクロックの内、各クロックドメインに供給するクロックの位相を決定し、決定されたクロックでは調整できない、複数のクロックドメインのレイテンシ差を調整するためのクロックバッファの数を決定する。 （もっと読む）

【課題】従来の多相クロック生成回路では、出力クロック信号に任意の周波数プロファイルを設定することができなかった。
【解決手段】本発明にかかる多相クロック生成回路１は、基準クロック信号に基づき多相クロック信号を生成する位相ロックループ回路１０と、多相クロック信号の周波数プロファイルを保持し、開始信号に基づき周波数プロファイルの出力を開始し、基準クロック信号に基づき任意の周期で周波数プロファイルを更新する周波数プロファイル保持回路２０と、周波数プロファイルに基づいて多相クロック信号のうち任意の位相のクロック信号を選択し、選択したクロック信号を位相ロックループ回路１０に帰還させるクロック選択回路３０とを有することを特徴とするものである。 （もっと読む）

【課題】全体の掃引時間が長くなるのを最小限に抑えると共に、ロック状態に容易に引き込むことができるようにして、低グレードのＶＣＸＯを用いることを可能とした低コストの原子発振器を提供する。
【解決手段】このルビジウム原子発振器１００は、ＯＭＵ（原子共鳴器）１と、増幅器２と、位相検波して周波数制御信号を生成する位相検波器５と、ＯＭＵ１の入力周波数が共鳴周波数近傍に達したことを示す位相周波数信号の周波数成分を検出する共鳴前駆検出部３と、ＯＭＵ１の入力周波数が共鳴周波数に達したことを示す位相変調信号の２倍の周波数成分を検出する共鳴検出部４と、スイープ電圧を生成するスイープ電圧生成手段６と、ループフィルタ７と、ＶＣＸＯ８と、逓倍及び位相変調部１０と、位相変調信号２３を発振する低周波発振器９と、を備えて構成されている。 （もっと読む）