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Fターム[5J106AA03]の内容

発信器の安定化、同期、周波数シンセサイザ (26,591) | 回路方式 (1,845) | 同期回路 (1,583)

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可変遅延線は、第1の信号を供給するように構成された第1のブレンダー遅延と、この第1の信号に相補的な第2の信号を供給するように構成された第2のブレンダー遅延と、偶数番号の粗遅延素子が選択された場合には上記第1の信号を遅延し、奇数番号の粗遅延素子が選択された場合には上記第2の信号を遅延するように構成された粗遅延とを有する。
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【課題】基準クロック信号/クロック信号間の位相を合致させるように位相制御の遅延ロックループ(DLL)回路で、回路規模縮小化、低消費電力化を図かった、電圧制御可変遅延線(VCDL)を使用するアナログDLL回路を提供
【解決手段】イニシャル信号入力により第1のクロック信号の初期位相設定を行う遅延ロックループ回路で、基準クロック信号位相と第1のクロック信号位相の比較結果に応じた信号を出力の位相比較器と、イニシャル信号入力時に位相比較器出力信号に応じた選択信号を発生の初期位相差検出器と、イニシャル信号入力時に初期位相差検出器からの選択信号で位相が異なる第2のクロック信号中の基準クロック信号に最近接位相の第2のクロックを選択し、第3のクロック信号として出力の初期位相差設定回路と、第3のクロック信号に位相比較器からの信号に応じた位相遅延を付加の第1のクロック信号を出力の電圧制御可変遅延線とを備える遅延ロックループ回路を提供。 (もっと読む)


【課題】 基準クロックに障害が発生してもリファレンスクロックの出力が途切れないリファレンスクロック発生器を提供する。
【解決手段】 加算器3に入力される2つの基準クロック再生回路1a、1bの出力のうち、基準クロック再生回路1bの出力をレベル調整部2を介して振幅を調整し、異なる振幅のクロックをアナログ加算して逆相となる基準クロック再生回路1a、1bの出力が入力されても加算出力が零になることを防ぎ、その加算出力を波形整形器4を介してリファレンスクロックを生成、出力することにより入力する一方の基準クロックに障害が発生してもリファレンスクロックの出力が途切れないリファレンスクロック発生器が提供できる。 (もっと読む)


【課題】広帯域、高分解能、大振幅の位相ジッタ成分を、クロック信号に容易に印加することができるジッタ印加回路を提供する。
【解決部】与えられるジッタデータに応じた位相ジッタ成分を含むクロック信号を生成するジッタ印加回路であって、与えられる基準信号に応じて発振信号を生成するPLL回路と、発振信号を遅延させたクロック信号を出力する可変遅延回路と、ジッタデータの低周波成分に基づいてPLL回路の発振周波数を制御し、発振信号に位相ジッタ成分の低周波成分を印加する低周波印加部と、ジッタデータの高周波成分に基づいて可変遅延回路における遅延量を制御し、クロック信号に位相ジッタ成分の高周波成分を印加する高周波印加部とを備えるジッタ印加回路を提供する。 (もっと読む)


【課題】発振信号の連続性を保持しつつ、発振信号の位相ジッタ成分を低減することができる発振回路を提供する。
【解決手段】発振信号を生成する発振回路であって、信号を正帰還させることにより発振信号を生成する発振器と、発振信号の所定のサイクル毎に発振信号のエッジの理想タイミングでゼロクロスし、発振信号の当該エッジと同一方向の傾きのエッジを有する強制同期信号を生成する同期信号生成部と、強制同期信号を発振器の正帰還経路に注入する結合部とを備える発振回路を提供する。 (もっと読む)


所定のクロック信号特性を有するクロック信号(CLKOUT)を生成するための方法および装置であって、まずマスタクロック信号(CLK)に関して本質的に同一の周波数およびそれぞれ異なる位相関係を有する多数のクロック信号(PCLK[n−1:0])を準備し、次いで、準備された多数のクロック信号から(生成されるクロック信号に従って準備された制御信号(PEN[])に基づいて)所定のクロック信号を選択し、選択したクロック信号を組み合わせて所望のクロック信号(CLKOUT)を生成する。
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本発明は、監視される性能指標に応答して集積回路の性能を制御するための、方法および回路構成に関し、集積回路の電力供給は、前記性能指標に基づいて制御される。制御された電力供給の雑音レベルと前記集積回路内で発生されたクロック周波数の少なくとも一方が監視され、チェック結果が所定の範囲内にない場合、それぞれの制御信号が制御機能にフィードバックされる。それによって、プロセス変動への簡単で容易に拡張可能な自動適応が達成されることができる。
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複数の出力クロック信号を生成するクロック発生器において、PLLからクロック発生器へジッタ入力クロックが提供される場合、クロック発生器を入力基準クロックと同期させる装置及び方法が提供される。クロック発生器及びPLLは、それぞれ、同一の比を有する分周器を有する。前記装置は、同期装置(205)及び状態機械(210)を有する。同期装置は、入力基準クロック及びジッタ入力クロックを受信し、そしてそれらからジッタ入力クロックに対し同期入力クロック信号を生成する。状態機械は、同期入力クロック信号及びジッタ入力クロックを受信し、ジッタ入力クロックを用い同期入力クロック信号と同期し、そしてジッタ入力クロックが所定の最大数のクロック幅までのジッタを有する場合、再同期動作を自制する。
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互いに排他的に動作するように配置構成された2つのプログラマブル・リング発振器(10、20)と、プログラマブル可変遅延要素(図示せず)とを含むクロック発生回路。入力プログラミング・パターン(14)が発振回路に入力として供給され、プログラミング・パターン(14)は、クロック信号を発生させる必要のある周波数のシーケンスを表すデータを提供する。2つの発振器(10、20)の出力端がクロック・スイッチ(16)に接続され、発生されたクロック信号(18)がこのスイッチから出力される。周波数変更を求める要求が受け取られたときは、まず現在アイドル状態の発振器(20)が必要とされる次の周波数で活性化され、次いで現在動作中の発振器(10)の出力が、そのクロック信号がローのときに、ゲート制御されるようになる。次に、前にゲート制御されていた発振器(20)の出力が、その出力がローのときに、ゲート制御されないようにされ、次いで発振器(10)が非活性化される。
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本発明の半導体装置は、瞬時にクロックを切り替えるのではなく、前基準信号の位相状態と現基準信号の位相状態が一致するようにディレイセルを1段ずつ移動させて、最大N+1/Nクロック(Nは2以上の整数)かけて切り替えて、正確に基準信号にクロックを同期させ、出力されるクロックのDUTYを一定に保つようにした。 このような本発明の半導体装置によれば、基準信号がクロックに同期していない様な信号が入
力され、この基準信号の立ち上がりに対してリセットをかけた場合に、クロックのDUTYが不連続になるのを防ぐことができる。 (もっと読む)


【課題】 低速な同期信号を分配することによって、同期バスの動作周波数を高速に維持し、基板配線からの輻射ノイズへの対策を不要にする。
【解決手段】 各LSI2,3,4が備える内部クロック生成回路11,12,13は、内部クロックを発振する準備が完了すると、クロック同期信号生成回路14へ発振準備完了信号CLK_EN1,2,3を送信する。すると、クロック同期信号生成回路14は各LSI2,3,4へ低速のクロック同期信号SYNC_PULSEを送信する。これにより、各LSI2,3,4の内部クロック生成回路11,12,13は、クロック同期信号SYNC_PULSEに同期して、各水晶発振子8,9,10の信号を逓倍した高速のバスクロック信号CLK1,2,3を生成して共通の同期バス1へ送信する。従って、各LSI2,3,4が接続される同期バス1の動作周波数は高速のまま、信号線を流れるクロック同期信号SYNC_PULSEは低速となるので、基板からの輻射ノイズを低減することができる。 (もっと読む)


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