【課題】出力クロック信号の周波数制御を精度良く行うことが容易となるＰＬＬ回路を提供する。
【解決手段】流出または流入の出力電流を出力するものであって、パルス信号に応じて前記出力電流のオン／オフが切替えられるチャージポンプと、周期性を有する多値の参照信号に応じて前記パルス信号を生成する、パルス信号生成部と、を備え、前記出力電流に応じた出力クロック信号を生成するＰＬＬ回路であって、前記参照信号に応じて前記出力電流の電流量を調節する、電流量調節部を備えたＰＬＬ回路とする。 （もっと読む）

【課題】低消費電力の振幅変調無線受信機を提供すること。
【解決手段】無線受信機は、無線周波数入力信号および利得制御信号を受信し、増幅信号
を提供する増幅器と、高閾値コンパレーターの出力を受信し利得制御信号を提供する自動
利得制御回路と、増幅信号および局部振動信号を組み合わせて混合出力を提供するミキサ
ーと、混合出力を基準レベルと比較し高閾値コンパレーターの出力を提供する高閾値コン
パレーターと、混合出力を基準レベルと比較し無線受信機の出力を提供する低閾値コンパ
レーターとを含む。 （もっと読む）

【課題】差動入力型ＶＣＯ回路の利点である同相ノイズに強く、さらに入力電圧範囲がシングル入力より広いＰＬＬ回路を提供する。
【解決手段】差動入力型ＶＣＯ回路とループフィルタ回路と位相検出回路とを備え、半導体集積回路に設けられるＰＬＬ回路であって、差動入力型ＶＣＯ回路に位相検出した信号を供給する位相検出回路と、位相検出回路の出力と差動入力型ＶＣＯ回路の一方の差動入力を接続し、位相検出回路の出力とグランド間に設けたループフィルタ回路と、差動入力型ＶＣＯ回路の他方の差動入力に位相検出回路と略同じバイアス電圧を供給するダミー出力用バイアス回路と、を具備する半導体集積回路に設けられるＰＬＬ回路である。 （もっと読む）

【課題】 ＰＬＬ回路において位相誤差信号の線形性を改善して位相スリップを防止する。
【解決手段】 位相誤差信号を生成する位相誤差生成手段（２〜８）と、位相誤差信号の２次高調波を生成する２次高調波生成手段（１３〜１７）と、位相誤差信号と２次高調波生成手段の出力とを加算する加算手段（１８）とを備え、加算手段の出力を新たな位相誤差信号とすることを特徴とする。 （もっと読む）

【課題】 媒体の傷等の影響を受けず、変調マークに左右されずに安定に高速にPLLを引き込むことが可能な位相周波数検出回路およびＰＬＬを提供することにある。
【解決手段】 再生信号に基づいて再生クロック信号を生成する回路において、前記再生クロック信号を生成する電圧制御発振器と、前記再生クロックから前記所定周期の信号を発生する第１の周期発生器と前記第１の周期発生器とは位相が異なり、前記再生クロックから前記所定周期の信号を発生する第２の周期発生器と、前記再生信号と前記第１の周期発生器の出力とを乗算する第１の乗算器と、前記再生信号と前記第２の周期発生器の出力とを乗算する第２の乗算器と、前記第１の乗算器の出力と第２の乗算器の出力に応じて前記電圧制御発振器の制御電圧を制御するＰＬＬ。 （もっと読む）

【課題】ＰＬＬ帯域を広げることなくセットリング時間を短縮し、かつ、ＩＣ化に適したＰＬＬ回路を提供する。
【解決手段】ＰＬＬ回路の位相比較器１を電流出力型とし、セットリング時間を短縮するために、電流出力型位相比較器１の出力端に定電流源２を接続する。また、ＰＬＬのリセット用スイッチ３を電流出力型位相比較器１の出力端に接続する。セットリング時間を短縮するために、ＰＬＬ帯域を広げる必要がなく、雑音を低減できる。また、リセット用スイッチおよびセットリング時間短縮用の定電流源のＩＣ化が可能となる。 （もっと読む）

【課題】遅延要素を有する信号発生装置において、遅延要素の遅延量変化に関わらず安定した信号発生を可能にする。
【解決手段】信号発生装置１００の共振器１では、ＢＰＦ６の出力信号が遅延要素３に入力されると、その入力された信号に遅延が与えられる。遅延要素３の出力信号は、ＩＱ変調器１６により位相が制御される。位相制御された信号は増幅器５にフィードバックされる。外部同期装置２では、ミキサ８により、ＢＰＦ６の出力信号と基準信号の位相差が検出され、位相差を示す信号がループフィルタ９を介して複素ＶＣＯ１０に入力される。複素ＶＣＯ１０では、この位相差に基づいてＩＱ変調器１６への制御信号が生成され、ＩＱ変調器１６では、複素ＶＣＯ１０から印加された制御信号に従って、遅延要素３により遅延された信号の位相が制御される。 （もっと読む）