【課題】高いジッタ耐性を有して多相クロックの位相数と消費電力と半導体チップ面積との増大を軽減する。
【解決手段】クロックデータリカバリ回路１のエッジ検出器１０５の複数のエッジ検出回路１０５Ｍの各回路は、第１と第２のエッジ検出回路１０５Ｍ１、２を含む。第１の検出回路１０５Ｍ１は受信データ信号のデータエッジがエッジ検出位相から−１位相よりも進相なことを検出して第１出力信号を生成して、第２の検出回路１０５Ｍ２は受信データ信号のデータエッジがエッジ検出位相から＋１位相よりも遅相なことを検出して第２出力信号を生成する。第１または第２の出力信号に応答して、エッジ検出位相が−１位相分または＋１位相分変更される。受信データ信号のデータエッジの±１位相の範囲内の存在が検出された場合には、次回のエッジ検出位相は現在の状態に維持される。 （もっと読む）

【課題】デジタルＰＬＬ回路の追従可能な周波数レンジを拡大する。
【解決手段】第１カウンタ（２１）は、第１クロック信号をカウントして第１カウント値を出力し、第２カウンタ（２２）は、第２クロック信号を分周して生成される第３クロック信号をカウントして第２カウント値を出力する。位相検出器（２３）は、第１クロック信号と、第３クロック信号との位相差をデジタル値で示す出力値を出力する。位相誤差演算回路（２６）は、第１カウント値と、第２カウンタ値と、出力値とに基づいて、位相誤差を演算して出力する。デジタルフィルタ回路（１０７）は、位相誤差を平滑化して発振周波数を示すコードを出力する。デジタル制御発振器（１０８）は、コードに応答して第２クロック信号を出力する。キャリブレーション制御回路（１１２）は、分周比と、第２クロック信号と第１クロック信号との比較結果とに基づいてデジタル制御発振器の発振周波数を調整する。 （もっと読む）

【課題】ディジタル処理を用いたＰＬＬにより周波数シンセサイザを構成するにあたって、Ａ／Ｄ変換部を不要とすること。
【解決手段】設定周波数に応じたディジタル値を積分することにより、位相信号となる鋸波を生成する。一方電圧制御発振器から出力される周波数信号を分周回路を介してエッジ検出部に入力し、前記周波数信号の立ち上がりまたは立ち下がりのエッジを検出して当該周波数信号の周波数に応じた矩形波信号を生成する。そしてラッチ回路にて、前記矩形波信号により鋸波の値をラッチし、この値をループフィルタにて積分し、電圧制御発振器の制御電圧とする。 （もっと読む）

【課題】Ｔｒａｃｋｉｎｇバンクの最小１ｂｉｔ以下の周波数分解能を実現でき、かつＣ／Ｎ特性の劣化を防止できるＰＬＬ回路を提供することを目的とする。
【解決手段】ＰＬＬ回路１０１は、デジタル信号の値で周波数を離散的に調整し、微小周波数を１のアナログ信号の電圧値で調整し、所望の周波数の出力信号を出力する発振器１０と、基準信号と発振器１０の出力信号との位相差及び周波数差を表すデジタル値を出力する比較器１１と、比較器１１の出力するデジタル値を複数のデジタル信号として出力するループフィルタ４４と、ループフィルタ４４が出力する前記デジタル信号のうち発振器１０で微小周波数の調整に対応する１のデジタル信号が直接入力され、入力されたデジタル信号をアナログ信号に変換するデジタルアナログ変換器１３と、デジタルアナログ変換器１３からのアナログ信号の高周波成分を除去するローパスフィルタ１４と、を備える。 （もっと読む）

【課題】従来に比べて正確にロック状態およびアンロック状態を判定することができる位相同期発振器を提供する。
【解決手段】位相同期発振器はサンプリング位相検波器ＳＰＤを備える。サンプリング位相検波器は、基準信号と、電圧制御発振器ＶＣＯから出力される発振信号の位相差に応じた電圧信号を出力する。シュミット回路３４は、サンプリング位相検波器の出力に応じてパルス信号を生成する。判定回路は、パルス信号の有無に応じてロック／アンロックを判定する。 （もっと読む）

【課題】周波数シンセサイザにおいて、ループ帯域内位相ノイズの低減を小面積かつ低電流の構成で実現する。
【解決手段】周波数シンセサイザは、発振器１と、発振器１出力の分周信号ＣＫＶと参照信号Ｆｒｅｆとの正規化された位相差を検出するＴＤＣ回路７とを備え、ＴＤＣ回路７によって検出された正規化された位相差に基づいて発振器１の周波数を制御する。ＴＤＣ回路７は、第２の発振器７１１と、第２の発振器７１１の出力信号ＯＳＣ２の周期数をカウントするカウンタ７１２とを備え、カウンタ７１２の出力から、分周信号ＣＫＶの周期に相当するカウンタ値と、分周信号ＣＫＶと参照信号Ｆｒｅｆとの位相差に相当するカウンタ値とを得て、これらのカウンタ値に基づいて、正規化された位相差を算出する。 （もっと読む）

【課題】起動時にＴＤＣにキャリブレーション処理を加えることで、時間分解能のばらつきが発生することを防ぎ、合わせて、遅延用の素子の冗長度を減らすことで回路規模の増大を防ぐ手段を提供する。
【解決手段】電源投入時等に多相発振器型ＴＤＣであるＰＤＣ＿ｃ及びバーニア型ＴＤＣであるＰＤＣ＿ｆのキャリブレーションを実行する。キャリブレーション時にはＰＤＣ＿ｆに入力するタイミング入力を参照クロックＣＬＫ＿ＲＥＦからＤＣＣＯの出力信号のうち一つを選択する。またデータは、先のＤＣＣＯの出力信号に隣接し、位相が進んだ出力信号とし、その間の遅延を導出する。これを全出力信号繰り返すことで、ＤＣＣＯの出力信号1周期を導出する。 （もっと読む）

【課題】充放電流を切り替えるスイッチを確実に動作させ、高速化に対応できチャージポンプ回路の機能を保持できる位相比較器およびクロックデータリカバリ回路を提供する。
【解決手段】入力データと第１のラッチ１１１のラッチデータの論理不一致を検出する第１の検出回路と、第１のラッチのラッチデータと第２のラッチ１１２のラッチデータの論理不一致を検出する第２の検出回路と、第１の検出回路および第２の検出回路の検出結果に応じて、電流を充電または放電を切り替えるための切替スイッチ機能を含むチャージポンプ回路と、を有し、第１の検出回路、第２の検出回路、およびチャージポンプ回路は、第１および第２の検出回路の論理不一致判定部とチャージポンプ回路の充放電流を切り替える切替スイッチとが複合化された検出回路複合型チャージポンプ回路１２０として形成されている。 （もっと読む）

【課題】小規模かつ低消費電力で発振信号を生成可能な半導体集積回路およびこれを用いた無線通信装置を提供する。
【解決手段】半導体集積回路は、デジタル制御発振器と、カウンタと、時間デジタル変換器と、加算器と、制御信号生成部と、を備える。時間デジタル変換器は、発振信号と参照信号との位相差に対応する第３のデジタル信号を生成する。前記時間デジタル変換器は、分周器と、複数のインピーダンス素子と、位相差検出部と、を有する。分周器は、前記発振信号を分周して複数の分周信号を生成する。複数のインピーダンス素子は、前記複数の分周信号を分圧して、前記発振信号を遅延させた複数の遅延信号を生成する。位相差検出部は、前記参照信号と、前記複数の遅延信号のそれぞれと、を比較することにより、前記参照信号と前記発振信号との位相差に対応する前記第３のデジタル信号を出力する。 （もっと読む）

【課題】サブサンプリングPLLの利点を保持したまま、フラクショナル分周を実現する。
【解決手段】電圧制御発振器は、制御電圧に応じて周波数が制御される第1信号、および前記第1信号と逆相の第2信号を生成する。サブサンプリング位相比較器は、基準信号の周期毎に、前記第1信号および第2信号の電圧を標本化して、第1標本化電圧および第2標本化電圧を生成する。電流生成回路は、供給電圧に応じて第1電流信号を生成する第1のチャージポンプと、供給電圧に応じて前記第1電流信号と反対符号の第2電流信号を生成する第2のチャージポンプとを有する。セレクト制御手段は、前記第1および第2標本化電圧を前記第2および第1チャージポンプにまたはこれと反対に供給する第1、第２供給モードを選択的に実行する。ループフィルタは、前記第1、第２の電流信号の合成電流信号を平滑化して、前記電圧制御発振器に与える前記制御電圧を生成する。 （もっと読む）

【課題】 回路規模を増加することなく、ＰＬＬ回路の精度を向上する。
【解決手段】 時間計測回路は、基準クロックの遷移エッジが現れてから、出力クロックの遷移エッジが２回現れるまでの時間間隔をカウント値として計測する。位相差正規化回路は、計測された時間間隔を出力クロックのクロック数で表される微少位相差に正規化する。また、位相差正規化回路は、ＰＬＬ回路のロック後に、”１”または”２”を示す微少位相差が連続して現れるときに、”１”と”２”がランダムに現れるまで正規化係数を徐々にずらす。演算回路は、出力クロックの積算値から微少位相差の値を引いた値を、周波数制御語の積算値から差し引いて、基準クロックと出力クロックの位相差を示す位相差信号を生成する。発振回路は、基準クロックと出力クロックの位相を合わせるために、位相差信号に基づいて出力クロック信号の周波数を変更する。 （もっと読む）

【課題】 アンロック状態を検査すると共に、自動的に再同期する自動リトライ機能を備えるＰＬＬ発振回路を提供する。
【解決手段】 ＭＰＵ４は、外部基準信号とＶＣＸＯ３からの出力信号の位相を比較してＶＣＸＯ３への制御電圧を出力するＰＬＬ−ＩＣ１からのロック検出信号を入力し、ロック状態においてアンロック状態にするためのアンロックアラームテスト用データをＰＬＬ−ＩＣ１に設定し、ＰＬＬ−ＩＣ１からのロック検出信号によりアンロック状態を判定すると、外部にアンロックアラーム出力信号を出力し、アンロック状態が第１の期間継続しているか否かを判定し、アンロック状態が第１の期間継続していれば、再同期を行わせるためのデータをＰＬＬ−ＩＣ１に設定するリトライを実行するＰＬＬ発振回路である。 （もっと読む）

【課題】比較的簡易な回路構成で、制御時定数を短くしても超高安定な位相同期を実現する。
【解決手段】基準クロックを１／ｍ分周器１２で１／ｍ倍し、ＶＣＸＯ１１で発生される発振クロックを１／ｎ分周器１３で１／ｎ倍し、両クロックを量子化位相比較器１４に送り、両クロックのずれ量に相当する量子化位相差δを取得して予測制御器１５に送る。予測制御器１５では、入力された量子化位相差を、その極性が負から正に反転してから再び負に反転するまで、または正から負に反転してから再び正に反転するまで積分し、この積分値に-0.5倍〜-0.05倍の予測係数を掛けた値を予測重み値として求め、この予測重み値を積分値に加算して制御電圧値を予測する。この予測制御器１５で予測された制御電圧値を、Ｄ／Ａ変換器１６でアナログ電圧に変換し、ＬＰＦ１７によって決まるループ時定数でフィルタリングして、周波数制御電圧としてＶＣＸＯ１１に送る。 （もっと読む）

【課題】クロック生成回路において、カウンタ回路のスタックやロック動作の遅延を防止する。
【解決手段】位相判定信号ＰＤ０を生成する位相判定回路１２０と、位相判定信号ＰＤ０をサンプリングしこれに基づいて位相判定信号ＰＤ２を生成するサンプリング回路１３０と、位相判定信号ＰＤ２に基づいて内部クロック信号ＬＣＬＫを生成するクロック生成部１１０とを備える。サンプリング回路１３０は、サンプリング周期内に位相判定信号ＰＤ０の論理レベルが変化した場合に位相判定信号ＰＤ２を固定する連続判定回路１３２と、位相判定信号ＰＤ１がハイレベルを示すまで位相判定信号ＰＤ２をハイレベルに固定する初期動作回路１３３と、位相判定信号ＰＤ１がハイレベルを示した後、連続判定回路１３２の動作を無効化する無効化回路１３４とを備える。 （もっと読む）

【課題】位相検知の誤判定を防止した高精度の位相検知回路を提供する。
【解決手段】電源線ＶＳＳ１とセンスノードＬＳＡＴ、ＬＳＡＢ間に、ｎＭＯＳトランジスタの組（Ｍ１、Ｍ２、Ｍ３）、（Ｍ４、Ｍ５、Ｍ６）を備え、各トランジスタのゲートに内部クロックＲＣＬＫ、ＲＣＬＫのインバータＩＮＶ１による反転信号、外部ロックＣＫ、／ＣＫをそれぞれ入力し、電源線ＶＤＤ１とセンスノードＬＳＡＴ、ＬＳＡＢ間に、ｐＭＯＳトランジスタの組（ＭＰ１、ＭＰ２、ＭＰ３）、（ＭＰ４、ＭＰ５、ＭＰ６）を備え、各トランジスタのゲートにＦＣＬＫのインバータＩＮＶ２による反転信号、内部クロックＲＣＬＫ、外部ロックＣＫ、／ＣＫをそれぞれ入力し、センスノードＬＳＡＴ、ＬＳＡＢは差動アンプＡＭＰで増幅されラッチ回路Ｌ１でラッチされる。ｐＭＯＳトランジスタ（ＭＰ１１、ＭＰ１２、ＭＰ１３）はＬＳＡＴ、ＬＳＡＢをプリチャージ・イコライズする。 （もっと読む）

【課題】ＴＤＣに関する冗長構成を削減可能なＤＣＯを提供する。
【解決手段】ＤＣＯは、デジタル制御信号によって遅延量が制御される３以上の奇数個の単相インバータ１０１〜１０５を環状に接続したリングオシレータと、単相インバータの各々の出力信号をバッファリングし、第１の差動信号として夫々出力する奇数個のバッファ１１１〜１１５と、基準信号の立ち上がりエッジまたは立ち下がりエッジにおける第１の差動信号の値を保持して第２の差動信号として夫々出力する奇数個のフリップフロップ１２１〜１２５と、奇数個のフリップフロップから出力される奇数組の第２の差動信号を入力し、奇数組の第２の差動信号を位相の進み順に配列したときの、連続する高レベル値または連続する低レベル値の末尾を示す情報を出力するエッジ検出器１３０とを具備する。 （もっと読む）

【課題】低消費電力化と小型化とが両立されたＰＬＬ回路を提供する。
【解決手段】ＰＬＬ回路の位相比較器２は、カウンタ１６と時間デジタル変換器１３とを含む。カウンタ１６は、参照クロック信号ＲＥＦと、デジタル制御発振器の出力を分周した低周波クロック信号ＣＬＫＡおよび高周波クロック信号ＣＬＫＢとを受ける。カウンタ１６は、高周波クロック信号ＣＬＫＢのクロック数をカウントすることによって参照クロック信号ＲＥＦと低周波クロック信号ＣＬＫＡとの位相差を検出する。時間デジタル変換器１３は、参照クロック信号ＲＥＦと低周波クロック信号ＣＬＫＡとを受ける。時間デジタル変換器１３は、カウンタ１６の出力が所定範囲になってから、参照クロック信号ＲＥＦと低周波クロック信号ＣＬＫＡとの位相差を、高周波クロック信号ＣＬＫＢの周期よりも短い時間の精度で検出する。 （もっと読む）

【課題】安定した位相同期ループを構成できない。
【解決手段】本発明は、第１、第２のクロック信号をカウントする第１、第２のカウンタと、第１のクロック信号を遅延させた第１、第２の遅延クロック信号を生成する遅延クロック生成回路と、第１のクロック信号及び第１、第２の遅延クロック信号のそれぞれで第２のカウンタのカウント値をサンプリングするサンプル回路と、第１、第２のクロック信号を所定の数で分周した第３のクロック信号との位相差と、サンプリングしたカウント値に応じ、そのサンプリングしたカウント値のうち１つを選択する選択回路と、第１のカウンタ及び選択回路が選択したカウント値に応じて第１、第３のクロックとの位相差を演算する位相誤差演算回路と、位相誤差演算回路の演算結果に応じて第２のクロックを出力するデジタル制御発振器とを有するデジタルフェーズロックドループ回路である。 （もっと読む）

位相ロックループが複数のデジタル入力を有する多相発振器を利用する。時間に関して互いにオフセットされた複数のＤＱフリップフロップが、複数の制御信号を生成して、発振器から制御位相情報をデジタル形式で取り出す。発振器における任意の２つのデジタル入力間に接続されたＤＱフリップフロップが、進行波の方向を判定する。その方向と位相情報とにより、ルックアップテーブルがアドレス指定され、発振器の現時点のフラクショナル位相が判定される。発振器周波数を低減するために、Ｎ分周回路が用いられる。発振器に関する全位相表示信号が、現時点のフラクショナル位相を用いて判定される。この全位相を基準位相と比較して、発振器に対する修正を行うための制御信号を生成する。フィードフォワード経路において、分周器が、発振器からの高周波信号をより低い所望の周波数に分割し、それにより位相分解能を向上させる。 （もっと読む）

【解決手段】一つのインバータ遅延より小さいインバータ遅延の高分解能を含む時間デジタル変換器（ＴＤＣ）が記載されている。デザイン例において、ＴＤＣは、第１及び第２の遅延パス、遅延ユニット、及び位相演算ユニットを含んでいる。第１の遅延パスは、第１の入力信号及び第１の参照信号を受信し、第１の出力を供給する。第２の遅延パスは、第２の入力信号及び第２の参照信号を受信し、第２の出力を供給する。遅延ユニットは、例えば半分のインバータ遅延によって、第１の入力信号に対して第２の入力信号を遅延する、または第１の参照信号に対して第２の参照信号を遅延する。位相演算ユニットは、第１及び第２の出力を受信し、入力信号及び参照信号間の位相差を供給する。構成は、前記第１及び第２の遅延パスについての正確なタイミングを得るために実行され得る。 （もっと読む）