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Fターム[5J106CC37]の内容

発信器の安定化、同期、周波数シンセサイザ (26,591) | 構成−主要構成 (7,414) | フィルタ回路 (1,598)

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FM受信機内の周波数シンセサイザは、フェーズロックドループ(PLL)を用いて、局部発振器(LO)信号を生成する。LO信号は、ミキサに提供される。FM受信機は、さらに、ジャマー検出機能性を含む。ジャマーが検出されなかった場合、PLLのループ帯域幅は、比較的高い値を有するように設定され、それによって、帯域内残留FMの抑制を促進する。ジャマーが検出された場合、PLLのループ帯域幅は、比較的低い値を有するように設定され、それによって、帯域外SSB位相雑音の抑制を促進する。ジャマーが検出されたか否かに依存してループ帯域幅を適応的に変更することによって、帯域内残留FMおよび帯域外SSB位相雑音要求を満たすと同時に、PLL内のサブ回路へのパフォーマンス要求を緩和することができる。PLLのVCOが、ループ帯域幅の適応的な変更による位相雑音をより多く生成できるようにすることによって、VCO電力消費を減らすことができる。 (もっと読む)


【課題】プロセス、電圧、温度、補償回路、および連続的に遅延量を発生させる方法を提供する。
【解決手段】補償回路は2つの遅延線を含んでおり、各遅延線が遅延出力を供給する。2つの遅延線は、それぞれが多数の遅延エレメントを含み、その結果として1つ以上の電流枯渇型インバータを含む場合がある。遅延線の数は、2つの遅延線間で異なる場合がある。遅延出力は、2つの遅延出力に基づくオフセットパルスを決定した後、オフセットパルスの電圧を平均し、遅延量を決定する合成回路に供給される。遅延量は、1つ以上の電流または電圧となる場合があり、メモリバスドライバ、動的ランダムアクセスメモリ、同期DRAM、プロセッサ、あるいは他のクロック回路のようなアプリケーション回路の入力信号または出力信号に適用されるPVT補正量を示す。 (もっと読む)


【課題】VCOのVT端子側から見えるバラクタダイオード数を減少させることによりリファレンスリークを低減するPLL回路を提供する。
【解決手段】PLL回路を構成するループフィルタから出力されるVCO制御電圧とVCOを予め関連付けて設定し、ループフィルタのVCO制御電圧に基づいて対応するVCOを選択し、該VCOの電圧制御発振器制御電圧端子とループフィルタの出力端子との接続を制御する切替信号を生成するVCO切替回路と、切替信号に基づいて、選択されたVCOのみの電圧制御発振器制御電圧端子とループフィルタの出力端子を接続し、他のVCOの電圧制御発振器制御電圧端子とループフィルタの出力端子との接続を解除するVT選択回路と、を備えるVCOの制御電圧端子にバラクタダイオードが接続された、発振周波数帯域の異なる複数のVCOを備えるPLL回路である。 (もっと読む)


【課題】
映像信号をサンプリングするためのサンプリングクロック信号として用いても、映像に乱れを生じさせないクロック信号を生成することのできるデジタルPLL回路を提供することを課題とする。
【解決手段】
映像信号のサンプリングに用いるサンプリングクロック信号として、入力電圧に応じた発振周波数のクロック信号を出力する電圧制御発振回路と、映像信号の制御に用いられる複合同期信号と、前記電圧制御発振回路の出力に基づく帰還信号との位相差を検出する位相差検出部と、前記位相差検出部で検出される位相差が所定の範囲内にある場合は当該位相差を選択して出力し、前記位相差検出部で検出される位相差が前記所定の範囲内にない場合は前記位相差検出部で検出される位相差の目標値を出力する出力部とを含み、前記出力部の出力に基づいて、前記電圧制御発振回路の入力電圧を制御する。 (もっと読む)


【課題】感度関数と相補感度関数の両方が低減されたPLL回路を提供する。
【解決手段】本発明のPLL回路10は、一般的なPLL回路の構成を備えた第1ループ50と、相補感度関数を低減するための第2ループ52とを備えて構成されている。第1ループ50では、周波数が高い基準クロック34を用いて比較部14にて位相比較を行うことにより、感度関数を下げている。そして、第2ループ52からの出力により電流補償部16にて電流値を補完することにより、相補感度関数を下げている。 (もっと読む)


【課題】2点FSK変調を用いる周波数シンセサイザの自己較正方法の提供。
【解決手段】周波数シンセサイザ1が、第1の位相ロック・ループおよび高周波アクセス部を備え、高周波アクセス部は、電圧制御発振器の第2の入力に接続されたデジタル/アナログ変換器20を備える。較正動作のために、高周波アクセス部に、第1の位相ロック・ループ内の位相比較器3に接続された第2の電荷ポンプ14および第2のループ・フィルタ15を備える。第2の電荷ポンプ14が、オンに切り替えられると、第2の位相ロック・ループを形成する。デジタル/アナログ変換器20の利得を較正するために、決められた出力周波数に予めロックされた第2の位相ロック・ループの第2の電荷ポンプ14を切り離した後に、電圧比較器21が、デジタル/アナログ変換器20の出力電圧を、第2のループ・フィルタ内に蓄えられた電圧と比較する。 (もっと読む)


【課題】親機、複数台の中継機、複数台の子機を備えた大規模なシステムでも、オーバーヘッドが増大したり、MAC効率が極端に低下することなく、低コストでジッタを低減できるようにする。
【解決手段】開示されるPLL制御装置は、TIM抽出回路101と、2次PLL回路102と、時間分散制御回路103と、VCXO94とを備えている。TIM抽出回路101は、入力信号からタイミング成分を抽出する。2次PLL回路102は、抽出されたタイミング成分の位相及び/又は周波数に応じて自身のクロック信号の位相及び/又は周波数を制御する14ビットのデータを出力する。時間分散制御回路103は、2次PLL回路102から出力された14ビットのデータを10ビットのデータに時間的に分散して複数回に分けて出力する。これにより、VCXO94は、時間分散制御回路103から出力された10ビットのデータに基づいて、出力信号の周波数を制御する。 (もっと読む)


【課題】無石英発振器の通信装置と自動校正する嵌入式バーチャル水晶クロック出力方法を提供する。
【解決手段】無石英発振器の通信装置と自動校正する嵌入式バーチャル水晶クロック出力方法は、通信システムの送受信両端の一通信装置により、もう一つの通信装置に参考信号を提供し、通信装置は、この参考信号を元に、対応する参考周波数を生成することができる。 (もっと読む)


【課題】簡単な回路で低消費電力で帯域制限された正確な短パルスの発生回路を具現。
【解決手段】起動信号に基づき所定形状のパルスを出力端子から出力するパルス発生回路において、起動信号の位相が変化した時点からから所定量の時間差で位相が順次変化するn個の信号(nは2以上の整数)を発生するタイミング発生回路10と、起動信号から発生しようとするパルスの継続時間に相当するパルス幅のパルス幅信号を発生するパルス幅信号発生回路30と、パルス幅信号の帯域を制限するフィルタ回路142,143と、所定の電位を供給する第1の電源147及び第2の電源146と、フィルタ回路142,143の出力値によってそのインピーダンス値が制御される可変インピーダンス回路144,145と、n個の信号の少なくとも一部の信号の論理関数値によって出力端子と第1の電源または第2の電源とを可変インピーダンス回路を介して交互に切り替えて接続する。 (もっと読む)


【課題】
入力信号に含まれる所定信号に精度良く同期しつつ、入力信号を精度良く処理する。
【解決手段】
直交化信号生成部110Aが、入力信号SIAに含まれる角周波数ωCのパイロット信号の位相を反映し、互いの直交化が図られた信号PSA1,PSA2を生成する。これらの信号PSA1,PSA2に基づいて、位相算出部120Aが、パイロット信号PSを反映した各時点における位相を算出する。この算出結果に基づいて、生成部130がパイロット信号PSを反映した角周波数を生成する。そして、生成部130により生成された角周波数に基づいて、位相補正部140が、直交化信号生成部110A内のフィルタによる位相シフトの周波数特性を補正する。 (もっと読む)


【課題】受信データ取り込みに用いるクロック信号の位相を複数回変化させずに、クロックの位相調整が可能なクロック制御回路を提供する。
【解決手段】周期パルス受信部14は、比較用クロックCCLKに基づいて、入力データDATAと共に送信された入力周期パルスFPを取り込み、受信周期パルスFP1として出力する。比較パルス生成部15は、比較用クロックCCLKに基づいて、入力周期パルスFPと同じ周期の期待周期パルスFP2を生成する。制御部12は、比較用クロックCCLKの位相を変化させ、複数の比較用クロックCCLKの位相にて受信周期パルスFP1と期待周期パルスFP2とが一致するか否かを監視し、監視結果に基づいて、受信用クロックRCLKの位相を決定する。 (もっと読む)


【課題】電圧制御型水晶発振器(VCXO)から出力される信号の周波数をより高精度に制御することができる電圧制御装置20を提供する。
【解決手段】本発明の電圧制御装置20は、電圧制御型水晶発振器(VCXO)の温度毎の制御電圧値を、異なる条件下で予め2種類測定しておき、実際に温度補正を行う際には、現在のVCXOの温度に対応する制御電圧値を、それぞれの測定条件毎に1つずつ抽出し、抽出した制御電圧値を平均したものを現在の温度における制御電圧としてVCXOに供給する。 (もっと読む)


【課題】PLLの位相雑音を低減すること。
【解決手段】電圧制御発振器と、該電圧制御発振器の出力信号と基準信号との位相比較を行い、該位相差に基づいて前記電圧制御発振器に与える電圧を制御する位相比較器とを備える位相同期発振器に、電圧制御発振器の出力信号に対して可変の遅延時間を与える遅延制御手段と、位相比較器で検出した位相差に応じて遅延制御部が出力信号に与える遅延時間を制御する遅延時間制御手段とを有する。 (もっと読む)


【課題】 入力信号に精度良く同期した信号を迅速に生成する。
【解決手段】
直交信号生成部110Aが、信号源910からの信号SIAに含まれる角周波数ωCのパイロット信号の位相を反映し、互いの直交化が図られた信号PSA1,PSA2を生成する。これらの信号PSA1,PSA2に基づいて、位相算出部120Aが、パイロット信号の位相を算出する。こうして算出されたパイロット信号の位相に基づいて、基準信号生成部130Aが、パイロット信号と所定関係にある基準信号BSAを生成する。そして、基準信号BSAを利用して、信号加工部140が、信号SIAを加工する。 (もっと読む)


【課題】本発明は、周波数偏差の最大値が制約条件を超えない限りにおいて整定時間を短くでき、且つオーバーシュートが起こらないようにVCOを定量的に制御することのできる基準周波数発生装置を提供することを目的とする。
【解決手段】前記課題を解決するために本発明における基準周波数発生装置は、追従誤差eを目標値としてI−P制御部により操作量uを決定し、該操作量uを電圧制御型発振器の応答特性に寄与する1次遅れフィルタを介して前記電圧制御型発振器に操作量u’として出力するとともに、二項係数標準形をモデルとした部分的モデルマッチング法により前記I−P制御部および前記1次遅れフィルタにおける伝達関数を算出することを特徴とする。 (もっと読む)


タイヤ圧検出器は、集積回路に外付けされるように構成されるパワーアンプと、入力データストリームの論理状態に応じて動作するVCOを有するPLL回路とを備える低消費電力装置を用いる。入力データストリームは、タイヤ圧力情報を有し、複数の論理状態を有するようにエンコードされるように構成される。入力データストリームの各データビットのパターンに応じて、所定の期間、VCO及び/又はアンプをターンオン及びターンオフすると、マイクロコントローラがVCOを制御するために用いられる。このタイヤ圧検出器は、電力効率に関して最適化された回路配置をこのようにして具現化する。
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【課題】データの伝送速度および信頼性の低下を防止できるようにしたクロック分配回路およびそれを用いたインターフェース装置を提供する。
【解決手段】入力されたクロックを制御電圧によって可変とされた遅延を有するようにして分配クロックとして出力する電圧制御分配手段、及び前記データと前記分配クロックの位相差を用いて前記制御電圧を生成する制御電圧生成手段を備える。 (もっと読む)


【課題】PLL回路を使用し、より幅広い環境変動に適応して周波数を一定値にロックすることのできるクロック発生装置を得る。
【解決手段】クロック発生装置200は、基本的に同一構成で共にLC型VCOを備えた第1および第2のPLL回路201、202を備えている。マスタ側の第1のPLL回路201の第1のVCO2241に加わる第1の制御電圧2281は基準電圧検出回路212で3つの固定値と比較され、その結果に応じて第2のPLL回路202の容量スイッチ247、257の値を調整しておいて、出力セレクタ207で第1のPLL回路201から第2のPLL回路202にクロックの選択を切り替える。 (もっと読む)


【課題】入力信号の断、回復状態でも出力の周波数変動を抑制し、周波数精度を維持するPLL回路の提供。
【解決手段】入力を所望周波数に分周する第1分周手段3と、電圧制御発振器7出力を所望周波数に分周する第2分周手段8と、前記第1分周手段3出力と前記第2分周手段出力8間の第1位相比較手段4と、前記第1分周手段3出力と前記第2分周手段8出力の反転の一方の第1選択手段11と、前記第2分周手段8出力と前記第1選択手段11出力間の第2位相比較手段12と、前記第1位相比較手段4出力と、前記第2位相比較手段12出力の一方の第2選択手段6と、入力信号監視手段9と、前記入力信号監視手段9からの監視結果に対して一定時間のタイミングを生成するタイミング生成手段10と、を備え、前記第1選択手段11及び前記第2選択手段6は、前記タイミング生成手段10からの信号状態に従って選択する。 (もっと読む)


【課題】 サンプル毎にトランジスタなどの構成素子の特性がばらついたとしても、すべてのサンプルにおいて制御電圧―遅延時間特性がばらつきの影響を受け難い電圧制御遅延装置を提供する。
【解決手段】 本発明の電圧制御遅延装置は、入力された制御電圧を電流に変換する電圧電流変換部108を含み、該電圧電流変換部108により変換された電流に比例した制御電流を出力する制御手段と、入力信号を前記制御電流に応じた時間だけ遅延させて出力する遅延手段とを備え、前記電圧電流変換部108は、所定の入力電圧範囲において線形の電圧電流変換特性を有している。 (もっと読む)


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