【課題】キャリア光を帯域通過フィルタによって減衰させて、信号検出のＳ／Ｎを改善して周波数安定度を高めた原子発振器を提供する。
【解決手段】の原子発振器１００は、半導体レーザーにより構成されるＬＤ（光源）１と、ＬＤ１に直流電流を与え、ＬＤ１の波長を所定の値に設定する中心波長設定部１３と、アルカリ金属が封止された原子セル２と、アルカリ金属原子を透過したキャリア光（ωｃ）と共に第１の共鳴光（ω１）、及び第２の共鳴光（ω２）のうちいずれか一方の光を減衰させる波長フィルタ１４と、波長フィルタ１４を通過した原子セル２の透過光を検出するＰＤ（光検出器）３と、を備えて構成される。 （もっと読む）

【課題】バーストクロック信号を安定に生成できるバーストクロック発生回路を提供する。
【解決手段】このバーストクロック発生回路では、複合映像信号における各垂直帰線期間のうちの垂直同期期間では位相ロックフィルタ４の応答速度を０に設定し、各垂直帰線期間のうちの垂直同期期間を除く期間では位相ロックフィルタ４の応答速度を比較的速い速度ｖ１に設定し、複合映像信号における垂直帰線期間以外の表示期間では位相ロックフィルタ４の応答速度を比較的遅い通常の速度ｖ２に設定する。したがって、標準でない複合映像信号が入力された場合でも、バーストクロック信号を安定に生成できる。 （もっと読む）

【課題】デジタルＰＬＬ回路の追従可能な周波数レンジを拡大する。
【解決手段】第１カウンタ（２１）は、第１クロック信号をカウントして第１カウント値を出力し、第２カウンタ（２２）は、第２クロック信号を分周して生成される第３クロック信号をカウントして第２カウント値を出力する。位相検出器（２３）は、第１クロック信号と、第３クロック信号との位相差をデジタル値で示す出力値を出力する。位相誤差演算回路（２６）は、第１カウント値と、第２カウンタ値と、出力値とに基づいて、位相誤差を演算して出力する。デジタルフィルタ回路（１０７）は、位相誤差を平滑化して発振周波数を示すコードを出力する。デジタル制御発振器（１０８）は、コードに応答して第２クロック信号を出力する。キャリブレーション制御回路（１１２）は、分周比と、第２クロック信号と第１クロック信号との比較結果とに基づいてデジタル制御発振器の発振周波数を調整する。 （もっと読む）

【課題】周波数安定度の高い原子発振器を得ることが可能な原子発振器用の光学モジュールを提供する。
【解決手段】光学モジュール２は、量子干渉効果を利用する原子発振器用の光学モジュールであって、所定の波長を有する基本波Ｆ、当該基本波Ｆの側帯波Ｗ１，Ｗ２、を含む光Ｌ１を出射する光源１０と、光源１０からの光Ｌ１が入射し、当該入射した光Ｌ１のうち側帯波Ｗ１，Ｗ２を透過させる波長選択部２０と、アルカリ金属ガスを封入し、波長選択部２０を透過した光が照射されるガスセル３０と、ガスセル３０に照射された光のうちガスセル３０を透過した光の強度を検出する光検出部４０と、を含み、
波長選択部２０は、ファイバーブラッググレーティング２０ａと、ファイバーブラッググレーティングの温度を制御する温度制御部２０ｂと、を有する。 （もっと読む）

【課題】周波数安定度の高い原子発振器を得ることが可能な原子発振器用の光学モジュールを提供する。
【解決手段】光学モジュール２は、量子干渉効果を利用する原子発振器用の光学モジュールであって、所定の波長を有する基本波Ｆ、当該基本波Ｆの側帯波Ｗ１，Ｗ２、を含む光Ｌ１を出射する光源１０と、光源１０からの光Ｌ１が入射し、当該入射した光Ｌ１のうち側帯波Ｗ１，Ｗ２を透過させる波長選択部２０と、アルカリ金属ガスを封入し、波長選択部２０を透過した光が照射されるガスセル３０と、ガスセル３０に照射された光のうちガスセル３０を透過した光の強度を検出する光検出部４０と、を含み、波長選択部２０は、ファイバーブラッググレーティング２０ａと、ファイバーブラッググレーティング２０ａに電圧を印加する電圧印加部２０ｂと、を有する。 （もっと読む）

【課題】クロック生成回路におけるハンチング現象を抑制することのできる新たな技術を提供する。
【解決手段】電子機器５００は、周波数制御装置５１０と信号処理部５４０とを備える。周波数制御装置５１０は、出力クロック信号を生成するクロック生成回路（クロック生成部５１２）と、出力クロック信号の周波数を制御する周波数制御部５１４とを備える。クロック生成部５１２は、入力された発振制御信号に基づき出力クロック信号を生成する出力クロック生成部（発振部６１０）と、発振制御信号を生成して出力クロック生成部に供給する発振制御部６１６とを有する。周波数制御部５１４は、発振制御部６１６を制御して発振制御信号を徐々に変化させることにより、出力クロック信号の周波数を徐々に変化させる。 （もっと読む）

【課題】受信機の個体差や伝送チャネルの時間変動に応じて最適なループゲインを探索できるようにするとともに、伝送フレーム内で複数の変調方式が用いられる場合でも最適なループゲインを探索することができるようにする。
【解決手段】ループゲイン制御部３４から初期化フラグを受け取ったＰＬＬ制御誤差比較部３３は、制御誤差値を算出し、比較器６３において、この制御誤差値の大小比較を開始する。制御誤差比較結果に基づいてループフィルタ４３−１およびループフィルタ４３−２に供給するループゲインを制御する。伝送モード別ゲイン選択部７１は、複数の内部のレジスタのうち、伝送モード番号ＴＭに対応するループゲインレジスタG1main[TM]に保持させる値をゲイン制御シーケンサ７２から入力される値によって更新する。 （もっと読む）

【課題】ジッタトレランスの低下、引き込み時間の増大、引き込みが不能等の問題を解消するクロックアンドデータリカバリ回路を提供する。
【解決手段】多相の抽出クロック信号で入力データをサンプリングするデータサンプリング回路１１からのサンプリングデータ信号群の比較結果に基づきクロック信号の位相を進める信号（ＵＰ１）又は位相を遅らせる信号（ＤＯＷＮ１）、エラー検出時エラー信号（ＥＲＲ）を出力する位相検出器１２と、ＵＰ１／ＤＯＷＮ１信号を積分する第１の積分器１３と、第２の積分器１４と、第１の積分器の出力値（ＰＰＭ）に基づき所定のパターンを生成するパターン発生器１５と、第２の積分器の出力とパターン発生器の出力を合成する混合器１６と、入力クロックを入力し前記混合器の出力信号に基づき位相を可変させた前記多相の抽出クロックを生成する位相補間器１７から構成される。 （もっと読む）

【課題】位相雑音を改善すると共に、安定して作動する周波数シンセサイザ等を提供する。
【解決手段】電圧制御発振部から出力された周波数信号と周波数設定部から出力された周波数信号との差分を増幅して得られた差分信号を、前記周波数設定部から出力された周波数信号と直交する検波信号と直交検波して得た両周波数信号の位相差に基づいて前記電圧制御発振部の制御電圧を調整する周波数シンセサイザを立ち上げる際に、前記差分信号を得る差動増幅器から電圧制御発振部を切り離した状態で、第１の位相補正部により予め定めた補正量だけ前記検波信号の位相を補正し、第２の位相補正部により前記検波信号をクロック単位で遅らせて出力することにより、前記周波数設定部よりディジタルの周波数信号が出力された時点から前記差分信号が得られるまでのタイミングと、検波信号が得られるまでのタイミングとをそろえる。 （もっと読む）

【課題】ノイズフィルタ回路の特定を適切に自動設定可能なＰＬＬ回路を提供する。
【解決手段】ＰＬＬ回路は、第１のクロック信号をフィルタ処理して第２のクロック信号を生成するフィルタ回路と、第２のクロック信号と第３のクロック信号との位相比較結果に応じた制御信号を生成する位相比較回路と、制御信号の値に応じた信号遅延をもたらす第１の遅延回路を少なくとも含み、信号遅延に応じて第３のクロック信号を発振する発振回路とを含み、フィルタ回路は、第１の遅延回路と同一構成であり制御信号の値に応じた信号遅延をもたらす第２の遅延回路を含み、第２の遅延回路により第１のクロック信号をフィルタ処理して第２のクロック信号を生成する。 （もっと読む）

【課題】 正弦波ＲＯＭテーブルのメモリ規模を増大させることなく、位相誤差を低減できるダイレクト・デジタル・シンセサイザ回路を提供する。
【解決手段】 周波数設定データをデータ分離部１で上位ビットと下位ビットに分離し、位相内挿補正値出力部１０が下位ビットの累積によるオーバーフローで補正パラメータ１を出力し、下位ビットの積分値から得られた補正値を補正パラメータ２として出力し、上位ビットのデータに補正パラメータ１を正弦波ＲＯＭアドレス生成部２で加算して積分して正弦波ＲＯＭテーブル５で対応する正弦波の同相成分と直交成分を出力し、位相内挿補正部６で直交成分に補正パラメータ２を乗算し、同相成分との差分を演算することで、位相補正を行うＤＤＳ回路である。 （もっと読む）

【課題】シリアルインタフェース回路におけるＣＤＲ回路の位相追従機能を、ループバックテストによって検査する。
【解決手段】本発明による半導体装置において、ＰＬＬ回路２は、周波数変調された参照クロック１に基づいて、受信用クロック２１及び送信用クロック２２を生成する。シリアライザ３は、送信用クロック２２に応じたタイミングでパラレルデータ３３をシリアル化して出力する。ＣＤＲ回路８は、受信用クロック２１に基づいて、受信データ２０に対するクロックデータリカバリを実行し、再生データ２４を生成する。デシリアライザ１４は、再生データ２４をパラレル化する。ループバック回線１９は、シリアライザ７から出力されたシリアルデータ１８を、受信データ２０としてＣＤＲ回路８に入力する。 （もっと読む）

【課題】 ノイズ特性を劣化させることなく、消費電力を抑えて信頼性を向上できるＰＬＬ回路を提供する。
【解決手段】 ＶＣＯ１からの出力周波数Ｆｏｕｔを分周して基準信号との位相を比較して位相差を制御電圧としてＶＣＯ１に帰還させるＰＬＬ ＩＣ２を備え、制御回路６が、基準周波数ＦｒｅｆとＤＤＳ回路５における出力周波数Ｆｄｄｓの双方の周波数を細かく設定可能とし、両者の組み合わせによって、Ｆｒｅｆ及びその逓倍周波数に対するＦｄｄｓの折り返し信号をＤＤＳ回路５で生成し、第１のＡＭＰ７で増幅し、可変フィルタ８によって所望のＦｄｄｓ（desired）を選択し、第２のＡＭＰ９で増幅して基準信号としてＰＬＬ ＩＣ２に供給し、制御回路６が、分周比ＮもＰＬＬ ＩＣ２に供給するＰＬＬ回路である。 （もっと読む）

【課題】大幅なハードウエア変更を必要とすることなく、異なる基準信号に対応可能な基準周波数信号源を得る。
【解決手段】基準信号と基準信号の周波数ｆ_ｉに応じた制御信号Ｃとに基づいてクロック信号および局部発振信号を生成する周波数変換回路１０と、クロック信号に同期して、周波数制御データに応じた周波数信号を生成するＤＤＳ２と、ＤＤＳ２からの周波数信号に含まれる不要波成分を抑圧するフィルタ３と、局部発振信号と電圧制御発振器の出力信号とを周波数混合するミクサ８と、ミクサ８からの混合信号に含まれる不要波成分を抑圧するフィルタ９と、フィルタ３を介した周波数信号とフィルタ９を介した混合信号との位相差を検出する位相比較器５と、位相比較器５からの位相差信号を濾波するループフィルタ６と、ループフィルタ６を介した位相差信号に応じて出力信号を生成する電圧制御発振器７とを備える。 （もっと読む）

【課題】 ジッタの少ないクロックを発生させる
【解決手段】 第１の発振器と、前記第１の発振器から出力される第１のクロックの周波数とは異なる周波数の第２のクロックを出力する第２の発振器と、前記第１の発振器からの第１のクロックと前記第２の発振器からの第２のクロックのうちの一方を選択する選択手段と、前記選択手段により選択された第１のクロックまたは第２のクロックの周波数を逓倍し、出力クロックを生成する生成手段と、前記第１の発振器からの第１のクロックを逓倍する逓倍回路と、前記逓倍回路からの出力信号と前記生成手段からの出力クロックとの位相差を検出し、前記位相差を示す信号を前記第２の発振器に出力することにより前記第２の発振器からの第２のクロックの周波数を変更する位相検出手段とを備える。 （もっと読む）

【課題】クロックジッタを低減可能なクロックリカバリ回路およびデータ再生回路を提供する。
【解決手段】シリアル入力信号を第１のクロック信号に同期させてサンプリングしたサンプリングデータを出力するサンプラ１３、サンプリングデータに基づき、第１のクロック信号とシリアル入力信号のクロックとの位相関係を表すシリアル位相情報信号を出力する位相比較回路１４、シリルア位相情報信号を第２のクロック信号に同期させてシリアルパラレル変換したパラレル位相情報信号を出力するシリアルパラレル変換回路１７、パラレル位相情報信号に基づき、位相偏差信号と位相遅進信号を演算するデジタルフィルタ回路１６、位相偏差信号と位相遅進信号とに基づいて生成した位相制御信号を第２のクロック信号より高速の第３のクロック信号に同期して出力する位相制御量処理回路２０および、位相制御信号に基づき、外部から入力する基準クロック信号の位相を調整した第１のクロック信号を出力する位相補間回路１２を備える。 （もっと読む）

遅延ロックループ（ＤＬＬ）は、第１の信号を「遅延時間」だけ遅延させ、それによって第２の信号を生成するために、遅延線を使用する。キャパシタは、第１の信号の第１のエッジで開始して第２の信号のエッジまで続く第１の率で充電される。次いで、キャパシタは、第１の信号の別のエッジまで第２の率で放電される。制御ループは、キャパシタが充電される量が、キャパシタが放電される量と同じであるように、遅延時間を制御する。遅延時間は、一定であり、第１の信号のデューティサイクルの変動に実質的に依存しない。一例では、デューティサイクル歪み相殺（duty cycle distortion cancellation）は、第１の信号のデューティサイクルの変化に対して比例して第１の率を変更することによって達成される。別の例では、第１の率および第２の率は、第１の信号のデューティサイクルに依存しない。
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【課題】同期伝送装置及びジッタ抑圧方法に関し、入力クロックとシステムクロックの周波数偏差のゼロ交叉点付近で発生するピークジッタを抑圧する。
【解決手段】入力クロックを自装置内のシステムクロックでリタイミングした基準クロックを生成するディジタル回路１５＿１と、基準クロックに同期した出力クロックを生成するＰＬＬ回路１５＿２と、入力クロックの周波数偏差とシステムクロックの周波数偏差との接近を検出する周波数偏差接近検出部１＿１と、該周波数偏差の接近が検出されたとき、該周波数偏差の差が増大するよう、システムクロックの発振器１＿３の発振周波数を調整する周波数調整部１＿２を備える。 （もっと読む）

【課題】階段状波形による繰返し周波数信号が生成されることなく、高速掃引が可能となり、また温度等の環境条件に左右されることなく、周波数制御を安定して行う。
【解決手段】ＶＣＯ１からの出力をプログラマブルカウンタ１４、ＰＦＤ１６、安定化フィルタ１７及び傾き制御用フィルタ１８を介して帰還させるループを形成し、プログラマブルカウンタ１４からの現在の周波数ポイントの制御信号に基づく周波数引込み時間内に、次の周波数ポイントの制御信号をＰＦＤ１６に出力し、位相同期状態を経ることなく、連続した周波数の掃引を実行する。上記傾き制御用フィルタ１８では、掃引における周波数変化の傾きを制御する。 （もっと読む）

【課題】ＰＬＬ回路を用いずにクロックを同期させることを課題とする。
【解決手段】デシリアライザ部１は、ＰＬＬ回路の代わりに、発振器２とクロック同期部１０とを備える。クロック同期部１０は、入力されたシリアルデータを段階的に遅延させることで異なる位相のデータを複数生成する。次に、クロック同期部１０は、複数のシリアルデータそれぞれの位相と、発振器２によって発振されたクロックの位相とを比較する。そして、クロック同期部１０は、比較結果に基づいて、発振器２によって発振されたクロックとの同期に適したシリアルデータを選択する。 （もっと読む）