【課題】改善された位相雑音特性を有するＰＬＬ周波数シンセサイザを提供する。
【解決手段】ＶＣＯ２０は、制御電圧Ｖ_ＣＮＴに応じた周波数ｆ_ＶＣＯで発振する。周波数ミキサ２２は、ＶＣＯ２０の出力信号Ｓ_ＶＣＯとローカル周波数ｆ_ＬＯを有するローカル信号Ｓ_ＬＯを周波数ミキシングする。第１フィルタ２６は、ミキサ２２によるミキシングにより得られる差周波信号Ｓ_ＤＩＦＦを抽出する。位相誤差検出部１２は、第１フィルタ２６により抽出された差周波信号Ｓ_ＤＩＦＦと基準周波数ｆ_ＲＥＦを有する基準信号Ｓ_ＲＥＦの位相を比較し、位相差に応じた位相誤差信号Ｖ_ＰＥを生成する。ループフィルタ１８は、位相誤差信号Ｖ_ＰＥをフィルタリングし、制御電圧Ｖ_ＣＮＴを生成する。第２フィルタ２８は、ミキサ２２によるミキシングにより得られる和周波信号Ｓ_ＳＵＭを抽出し、出力端子ＯＵＴから和周波信号Ｓ_ＳＵＭを出力する。 （もっと読む）

【課題】出力クロック信号のロングタームジッタを抑制するＰＬＬ回路を提供する。
【解決手段】位相比較器、チャージポンプ回路、ループフィルタ、及び電圧制御発振器を有するＰＬＬ回路において、基準クロック信号と帰還クロック信号との位相差が所定の閾値より大きい場合には、位相差の単位量当たりに対する変化を小さくして位相差に応じた出力電流を出力し、位相差が所定の閾値以下である場合には、位相差の単位量当たりに対する変化を大きくして位相差に応じた出力電流を出力するようにして、ロック後のループ帯域を広げることができるようにする。 （もっと読む）

【課題】 位相雑音特性を劣化させることなく可変周波数帯域の広帯域化を図ることができる発振器を提供する。
【解決手段】 可変周波数帯域の異なる複数の電圧制御発振器（１５ａ、１５ｂ）と、複数の電圧制御発振器からの出力のいずれかを選択出力する切替器１６と、パラメータに基づいて発振器出力が所定の周波数となるよう制御するデジタルＰＬＬ回路１３とを備え、制御部１８が、各電圧制御発振器に対応して、良好な位相雑音特性が得られるループゲイン及びダンピングファクタを記憶しておき、外部から周波数の値が入力されると、入力された周波数の値に応じて電圧制御発振器を選択し、当該電圧制御発振器からの出力を選択出力するよう切替器１６を切り替え、当該電圧制御発振器に対応して記憶されているループゲイン及びダンピングファクタをパラメータとしてデジタルＰＬＬ回路１３に設定する発振器としている。 （もっと読む）

【課題】ＶＣＸＯによって変調が行われる帯域の変調度と、ＶＣＯによって変調が行われる帯域の変調度とのバランス調整作業を改善すること。
【解決手段】本発明に係る変調回路の変調度調整方法では、
音声信号とトーン信号が合成された信号をＶＣＸＯとＶＣＯの両方に入力して変調を行う変調回路であって、ＶＣＸＯによる変調の変調度とＶＣＯによる変調の変調度のバランスを調整する電子ボリュームを備えた変調回路の変調度調整方法において、
前記変調回路に、変調出力信号の変調度を計測する計測手段を接続し、
前記変調回路に、ＶＣＸＯとＶＣＯの通過帯域が重なる重複帯域の上端における周波数の正弦波を入力したときに前記計測手段にて計測される変調度と、前記重複帯域の下端における周波数の正弦波を入力したときに前記計測手段にて計測される変調度との差が、所定の範囲内に収まるように、前記電子ボリュームを調整する。 （もっと読む）

【課題】 ループゲインを大きくすることができ、ループ利得が上がらない場合でも、ロック時の位相ノイズを良化できるＰＬＬ回路を提供する。
【解決手段】 入力端子１からの基準周波数を第１，３の分周器２，９で分周し、ＶＣＯ８からの出力と発振器１３からの出力をミキサ１４で合成し、ＭＣＦ１５ａで周波数を選択して、第２，４の分周器３，１０で分周し、第１，第２の分周器２，３からの出力を位相比較器４で位相比較し、ＬＰＦ５で平滑化し、第３，第４の分周器９，１０からの出力を位相進み／遅れ検出器１１で位相の進み又は遅れを検出し、積分器１２で積分して電圧を出力し、加算器６でＬＰＦ５からの出力と積分器１２からの出力を加算してＶＣＯ８に出力し、ＭＣＦ１５ａからの出力を増幅器１６で増幅して出力端子１７に出力し、基準周波数に対して発振器１３での周波数を調整するＰＬＬ回路である。 （もっと読む）

【課題】ループフィルタ出力での基準周波数成分を十分に落とせ、かつ、ＰＬＬループ内の位相余裕を確保できるＰＬＬ回路の提供。
【解決手段】本発明のＰＬＬ回路は、電気信号により発振周波数が制御される周波数発振器（ＶＣＯまたはＩＣＯ）１３からの出力信号が高域通過フィルタ（ＨＰＦ）１４を介して位相検波器１１の一方の入力端子に入力され、位相比較器１１の他方の入力端子には基準周波数が入力され、前記位相比較器１１の出力信号はループフィルタ１２を介して、その直流成分を前記電気信号として周波数発振器１３を制御する。 （もっと読む）

【課題】 PLL回路では、構成部品で発生、もしくは外部から漏れ込んで出力信号にのってくるスプリアスを抑圧することは容易ではなく、特に近傍のスプリアスに関しては抑圧することが困難であった。
【解決手段】 基準信号及びN分周したフィードバック信号をそれぞれ2系統に分割し、一方の基準信号の位相を180度位相器により180度反転させることで、位相比較された互いに逆相の信号を生成し、高域通過フィルタによって一方の出力信号からノイズを取り出した後、一方の出力信号と高域通過フィルタの出力信号を合成器にて合成して、電圧制御発振器に入力される制御信号からノイズを打ち消す。 （もっと読む）

【課題】 簡易な回路構成により、構成素子の特性の製造バラツキにかかわらず、出力特性のバラツキを抑制する調整が可能な、電圧制御発振回路、およびその調整方法を提供すること。
【解決手段】 低域通過フィルタ１５、高域通過フィルタ１６は、電圧制御発振回路１１を構成する素子と同一構造の素子で構成され、所定の相関関係が形成される。補正素子１４は、電圧制御発振回路１１において発振周波数制御信号ＶＴが入力される主素子と並列に接続される。目標ゲイン値ＴＧにおいて、低域通過フィルタ１５と高域通過フィルタ１６との周波数−ゲイン特性は互いに逆の傾きを有して交差する。容量値が低くばらつく場合、基準周波数ｆＲＥＦにおいて、出力信号ＳＬ２がＳＨ２よりも出力レベルが大きくなり、出力レベル差ＬＤ２が発生し、ＬＤ２に応じた調整信号ＶＣＮＴ２が出力され、発振周波数ｆＶＣＯが低くされる。 （もっと読む）

直接デジタル合成方式による周波数合成器は、入力（３）に存在する位相増分Ｍによって位相信号Ｐを周期的に増加するための位相アキュムレータ（１）と、位相信号Ｐの位相値に対応する正弦関数値を決定するため正弦関数値表をメモリーセルに記憶する記憶装置（６）と、時間対離散の正弦関数値を擬似アナログ正弦時間関数に変換するためのデジタル−アナログ変換器（１１）と、擬似アナログ正弦時間関数を平滑化するためのアンチエイリアシングローパスフィルタ（１６）とを備える。直接デジタル合成方式による周波数合成器はさらに、記憶装置（６）とデジタル−アナログ変換器（１１）との間に接続された、時間対離散の正弦関数値に非周期的信号（ＮＳ）を重ね合わせる加算器（１９）を含む。 （もっと読む）