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Fターム[5J106CC46]の内容

発信器の安定化、同期、周波数シンセサイザ (26,591) | 構成−主要構成 (7,414) | フィルタ回路 (1,598) | デジタル型 (163)

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【課題】高性能位相検出器は、プログラムで制御できる周波数および位相を有するデジタル基準信号を生成する局部デジタルオシレータを含む。
【解決手段】位相検出器は、デジタル基準信号とサンプリングされた入力信号の間の位相差を蓄積し、位相誤差の指標を作る。位相検出器は、周波数合成器において用いられ、低位相ノイズおよび正確な位相制御で信号を発生することができる利点がある。さらに、この種類のシンセサイザは、低ジッタのクロックおよび波形を生成するATEシステムおよび他の電子システムにおいて、ビルディングブロックのように用いられる。 (もっと読む)


【課題】短時間でロックさせることが可能なDLL回路を提供すること。
【解決手段】外部クロックCKと内部クロックLCLKの立ち上がりエッジの位相を比較する位相判定回路111と、外部クロックCKと内部クロックLCLKの立ち下がりエッジの位相を比較する位相判定回路112と、判定結果に基づいて内部クロックLCLKR,LCLKFのアクティブエッジの位置を調整する調整部120と、内部クロックLCLKR,LCLKFのアクティブエッジの調整方向とが互いに同方向であることに応答して内部クロックLCLKR,LCLKFの調整量の一方を他方よりも大きくする制御回路150とを備える。これにより、位相調整しながらデューティを50%に近づけることが可能となることから、DLL回路のロックに要する時間を短縮することが可能となる。 (もっと読む)


【課題】CLVスピンドル制御のランダムシーク時でもスループット低下を抑え、かつ安価で消費電力を抑えたワイドキャプチャ対応のデジタルPLL回路を提供する。
【解決手段】本発明のデジタルPLL回路10Aは、周波数値fq’に応じてマスタクロックsclkの周波数を切り替えるマスタクロック切り替え手段10Bと、周波数値fq’に一定の倍率を乗じて数値制御発振器6へ出力するとともに、マスタクロックsclkの周波数が切り替わる前後で同期クロックgclkの周波数が一定になるように前記倍率を切り替える倍率切り替え手段10Cと、を備えたことを特徴とする。 (もっと読む)


【課題】設定される動作モードに基づいて処理信号の処理クロック周波数を動作モードに基づいて切り替え、消費電力の低減を図ることが可能な位相同期回路、および通信装置を提供する。
【解決手段】デジタル値で表される発振制御信号に基づく発振周波数の発振信号を出力する発振回路と、搬送波周波数が基準周波数で除算された分周比と動作モードを規定する制御信号とが入力され、分周比を制御信号に基づいて設定された整数値で除算する第1ビットシフト部と、発振信号に基づく信号と制御信号とが入力され制御信号に基づいて設定された整数値により発振信号に基づく信号を分周する第1分周部と、基準周波数信号の各周期において第1累積加算値と第2累積加算値および累積位相の小数部とを比較し位相比較信号を出力する位相比較部と、位相比較信号を制御信号に基づく任意の収束値に収束させ発振制御信号を出力するデータ変換部とを備える位相同期回路が提供される。 (もっと読む)


【課題】ビート障害の発生がなく、回路部品の少ない復調装置を実現する。
【解決手段】受信部10に、二値化部14とサンプリング部15とを備え、復調装置部20に、位相差抽出部21と仮想IF信号生成/補正部22と復調信号生成部23を備えている。二値化部14とサンプリング部15は、IF信号の極性を判定し、一定クロックでサンプリングしてディジタル信号を生成する。位相差抽出部21は、サンプリング部15のディジタル信号と仮想IF信号生成/補正部22から与えられる仮想IF信号の位相差を抽出し、抽出結果を仮想IF信号生成/補正部22と復調信号生成部23に渡す。仮想IF信号生成/補正部22は、周波数及び位相が可変な仮想IF信号を演算で生成し、位相差抽出部21からの抽出結果に基づいて、仮想IF信号の周波数と位相を補正する。復調信号生成部23は、位相差抽出部21からの抽出結果に基づいて復調信号を生成する。 (もっと読む)


【課題】DPLL回路において、入力クロックの瞬間的な位相跳びによる出力クロックの位相跳びの発生を抑制する。
【解決手段】出力クロックを入力クロックに同期させる制御を行う制御装置は、前記入力クロックと前記出力クロックとの位相差をカウントするカウント部と、前記カウント部がカウントした位相差のうち、所定範囲内の位相差を示すカウント値を抽出する抽出部と、抽出された前記所定範囲内の位相差を示すカウント値に基づいて位相差情報を生成する位相差情報生成部と、前記位相差情報生成部により生成された前記位相差情報に基づいて、生成する前記出力クロックの周波数を制御可能なクロック生成部と、を備える。 (もっと読む)


【課題】PLL回路において、アナログ回路のデジタル化によって生じる量子化雑音を抑制することができる技術を提供する。
【解決手段】基準信号REFと分周後の信号DIVとの位相及び周波数を比較してデジタル値に変換するデジタル位相周波数比較器(DPFD)101と、デジタル位相周波数比較器101の出力から高周波雑音成分を除去するデジタルループフィルタ(DLF)102と、デジタルループフィルタ102の出力のデジタル値をアナログ値に変換するデジタルアナログ変換器(DAC)105と、デジタルアナログ変換器105の出力から高周波雑音成分を除去するアナログフィルタ(AnF)106と、アナログフィルタ106の出力に基づいて周波数が制御される電圧制御発振器(VCO)103と、電圧制御発振器103の出力を分周し、分周後の信号DIVを出力する分周器(DIV)104とを備える。 (もっと読む)


【課題】位相補間制御装置中のノイズフィルタ帯域幅を動的に調整し、位相補間制御装置を広く応用することができる上、CDRのロック時間を短縮させることができる位相補間制御装置を提供する。
【解決手段】位相補間制御装置400は、第1の信号と第2の信号との位相関係を表す指示を受信し、複数の双方向シフトレジスタを含む。複数の双方向シフトレジスタは、互いに直列接続され、位相補間制御装置が受信した指示が、第1の信号の位相が第2の信号の位相より進んでいることを表すとき、直列接続された複数の双方向シフトレジスタをそのうちの1方向でシフトさせる。位相補間制御装置400が受信した指示が、第1の信号の位相が第2の信号の位相より遅れていることを表すとき、直列接続された複数の双方向シフトレジスタを他の方向でシフトさせる。 (もっと読む)


【課題】高精度な同期特性を有するDLL回路を提供する。
【解決手段】第1クロック信号CLK1が入力され、第1クロック信号CLK1を遅延した第2クロック信号CLK2を出力するとともに、制御信号Vcにより遅延時間が可変される可変遅延回路11と、第1クロック信号CLK1および第2クロック信号CLK2が入力され、第1クロック信号CLK1と第2クロック信号CLK2との位相を比較して、その位相差ΔΦに応じた信号を出力する位相検出回路12と、位相検出回路12の出力V1を積分する積分回路13と、積分回路13の出力V2を予め定めた基準値Vrefと比較し、比較結果を出力する比較回路14と、比較回路14の出力V3を平均化し、高周波成分を除去した信号を、制御信号Vcとして可変遅延回路11に出力するローパスフィルタ15と、を具備する。 (もっと読む)


【課題】入力された信号の位相と内部クロック信号の位相との差を所定の範囲内で吸収する能力を正確に試験することができる半導体集積回路を提供する。
【解決手段】半導体集積回路は、入力された信号の位相によって制御された位相を有する信号を生成する信号生成回路と、制御値を生成する制御値生成ブロックとを備えており、制御値生成ブロックが生成した制御値に応じて信号生成回路が生成する信号の位相を強制的にずらすことによって信号生成回路を試験する。ここで、制御値生成ブロックは、内部クロック信号に同期して動作するとともに、外部から、内部クロック信号よりも低い周波数を有する外部クロック信号に同期して目標値を受信し、受信した目標値に基づいて、内部クロック信号に同期して変化する制御値を生成する。 (もっと読む)


【課題】ディジタル制御される発振器を有するPLL回路において、ループ利得を切り替える際に生じるオフセットを補償し、高速にロックさせることが可能なPLL回路を提供すること。
【解決手段】基準周波数の各周期において、ディジタル値に変換された分周比の累積加算値と、ディジタル値を用いて制御される発振器からの発振信号の累積加算値とを比較する位相比較部と、利得を可変させる可変利得増幅部を備え、位相比較部の出力を任意の設定値に収束させるデータ変換部と、位相比較部の出力を用いて可変利得増幅部の利得の変化によって生じるオフセットを検出するオフセット検出部と、オフセット検出部で検出されたオフセットを、可変利得増幅部の利得が変化するタイミングで補償するオフセット補償部と、を含む、PLL回路が提供される。 (もっと読む)


【課題】
USB2.0規格などの高速シリアル通信に用いるクロック・データ・リカバリ回路に関し、受信データの取り込みエラーを防止し、かつLSI化に適した回路を提供する。
【解決手段】
周期T1のクロックをN分割したT2単位でずらしたN相のクロックを出力する手段6、シリアル転送された信号をT2毎にサンプリングしてT1毎にNビットパラレルデータに変換する手段4、その出力データをデジタル処理してNビットパラレルデータに変換する手段で、またデータ変化点を示すNビットパラレルデータに変換する手段8、変化点を示すデータを位相情報入力として前記デジタル処理されたデータのデータ変化点の略中間位置を示すデータを出力する手段10、その出力データが示したビット位置に対応する前記デジタル処理されたデータを復元データとする手段12を備える。前記デジタル処理は、移動平均処理、デューティずれ補正処理とすることができる。 (もっと読む)


【課題】デジタル位相検出器の時間分解能をデジタル制御し、回路規模・消費電力を低減する。
【解決手段】信号S1が入力される直列に接続された第1の遅延素子1011〜101Nと、信号S2が入力される直列に接続された第2の遅延素子1021〜102Nと、各々の第1の遅延素子の出力が与えられ、各々の第2の遅延素子の出力をクロックとするラッチ回路1031〜103Nと、前記ラッチ回路の出力値に基づいて信号S1のパルス幅を示すデジタルコードPWmを算出して出力するデコーダ回路104と、デジタルコードPWmと所定のデジタルコードPWrとを比較し、比較結果を出力する比較器105と、前記比較結果に基づいて前記第1及び第2の遅延素子の少なくともいずれか一方の遅延時間を制御する遅延制御回路106と、を備える。 (もっと読む)


【課題】親機、複数台の中継機、複数台の子機を備えた大規模なシステムでも、オーバーヘッドが増大したり、MAC効率が極端に低下することなく、低コストでジッタを低減できるようにする。
【解決手段】開示されるPLL制御装置は、TIM抽出回路101と、2次PLL回路102と、時間分散制御回路103と、VCXO94とを備えている。TIM抽出回路101は、入力信号からタイミング成分を抽出する。2次PLL回路102は、抽出されたタイミング成分の位相及び/又は周波数に応じて自身のクロック信号の位相及び/又は周波数を制御する14ビットのデータを出力する。時間分散制御回路103は、2次PLL回路102から出力された14ビットのデータを10ビットのデータに時間的に分散して複数回に分けて出力する。これにより、VCXO94は、時間分散制御回路103から出力された10ビットのデータに基づいて、出力信号の周波数を制御する。 (もっと読む)


【課題】入力データ論理判定用クロックとして、周波数の安定したクロックを得ることができ、しかも、消費電力を低減することができるCDR回路を提供する。
【解決手段】入力データの論理判定に使用する内部クロックRCKの発生源として電圧制御発振器15を設ける。電圧制御発振器15は、CMOSインバータをリング接続して構成し、常に電流を消費することがないものとする。両エッジ検出部13は、PLL12内の電圧制御発振器21の出力クロックVCO_CKの遷移タイミングを検出し、電圧制御発振器15の発振周波数がPLL12内の電圧制御発振器21の発振周波数と同一となるように電圧制御発振器15を制御する。 (もっと読む)


【課題】発振周波数を線形に近くかつきめ細やかに制御可能なデジタル制御発振器を提供する。
【解決手段】正相発振信号を出力する正端子213と、逆相発振信号を出力する負端子214と、センタータップ210とを有し、正端子とセンタータップとの間の任意の位置に第1の接点211を備え、負端子とセンタータップとの間の第1の接点に対応する位置に第2の接点212を備える差動インダクタ200と、正端子と負端子との間に接続され、第1のデジタル制御コードによってキャパシタンスを2値に変化させる第1の可変キャパシタを複数含む第1の可変キャパシタバンク220と、第1の接点と第2の接点との間に接続され、第2のデジタル制御コードによってキャパシタンスを2値に変化させる第2の可変キャパシタを複数含む第2の可変キャパシタバンク240と、正端子と負端子との間に接続される負性抵抗230とを具備する (もっと読む)


入力信号から、低減されたスキューを有する1つまたはより多くの出力クロック信号を生成する回路が提供される。入力信号は、出力クロック信号の周波数とは異なった周波数を有するオリジナルクロックの遷移から導き出される遷移を有する。出力クロック信号の周波数は、入力信号についての周波数と、整数比との乗算からの積である。回路は、積算器と、小数位相検出器と、ループフィルタを含む。積算器は、数値的オフセット値を数値的位相値に周期的に追加する。出力クロック信号は、この数値的位相値から生成される。小数位相検出器は、数値的位相値から、入力信号の遷移の各々についてのそれぞれの数値的位相誤差を生成する。ループフィルタは、それぞれの数値的位相誤差のフィルタリングから数値的オフセット値を生成する。
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ディジタル位相同期ループ(DPLL)の時間対ディジタル変換器(TDC)のパワーオンゲーティング窓を較正するのに関係するシステム及び方法が開示される。ゲーティング窓は同時に電力の効率的方法でTDCを動作させながらDPLLの適切な動作を保証するために較正される。特に、その技術はTDCゲーティング窓の幅を既定値に設定すること;制御ループが実質的にロックされるまで、DPLLを動作させること;DPLLの位相誤差デバイスによって生成される位相誤差信号をモニターしながら、TDCゲーティング窓の幅を所定の量だけ減少させること;位相誤差が所定の閾値に実質的に到達するか、或いは横切るときにTDCゲーティング窓の現在の幅を決定すること;及びTDCゲーティング窓の動作幅の誤差のマージンに組込む所定の量だけTDCゲーティング窓の現在の幅を増加させることを要する。
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位相デジタル変換器と、完全デジタル位相ロックループと、完全デジタル位相ロックループを有する装置とについて、本明細書で説明する。位相デジタル変換器は、時間デジタル変換器を駆動する位相周波数変換器を含む。時間デジタル変換器は、位相周波数変換器によって出力された位相差の絶対値と符号とを判断する。時間デジタル変換器は、タップ付き遅延線とループフィードバックカウンタとを利用して、ループ追跡プロセスによくある小さいタイミング差およびループ収集プロセスによくある大きいタイミング差の測定を可能にする。タップ付き遅延線は、基準期間の部分の測定を可能にし、基準クロックの速度に関する要件を低減することによって位相デジタル変換器のより低電力の動作を可能にする。
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【課題】受信マージンを拡大可能な信号再生回路を提供する。
【解決手段】例えば、クロック信号CLKa,CLKb,CLKcを生成するクロック生成部CLK_GENと、CLKaとCLKbの間、又はCLKbとCLKcの間にデータ信号Diのエッジが入り込んだ際に、位相検出信号(EARLY,LATE)を生成するクロック・データ判定部CD_JGEと、ウインドウ幅制御部WW_CTL等を設ける。CLK_GENは、この位相検出信号に基づいて、前述したDiのエッジが入り込まないように、CLKa,CLKb,CLKcの全体位相を互いの位相差を保ったままで制御すると共に、WW_CTLからの信号(Sww)に基づいて、CLKaとCLKbの位相差、およびCLKbとCLKcの位相差を制御する。 (もっと読む)


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