【課題】 入力クロックに基づく選択可能周波数において複数個のＮＣＯクロックパルスを発生する形態とされている数値制御型オシレータ（ＮＣＯ）を包含する位相平滑化回路が記載される。
【解決手段】 該複数個のＮＣＯクロックパルスのエッジは該入力クロックのエッジに整合している。位相エラー計算モジュールが該ＮＣＯへ結合されており且つ該複数個のＮＣＯクロックパルスの各々に対する対応する位相エラーを発生する形態とされている。クロック位相選択可能遅延が該位相エラー計算モジュールへ結合されており且つ該選択可能周波数において出力クロックを発生するために該対応する位相エラーに従って該複数個のＮＣＯクロックパルスの各々を調節する形態とされている。 （もっと読む）

【課題】回路規模の増大を抑制しながら、異なるＰＲＭＬに円滑に対応し得るデジタルＰＬＬ回路およびそれを採用するデータ再生装置を提供する。
【解決手段】ＰＲ（１，２，２，２，１）に従うデータ補間回路１０４の他にＰＲ（１，２，２，１）に従うデータ補間回路１１０を配する。データ補間回路１０４には、デジタルＶＣＯ１０９によって生成されたＰＲ（１，２，２，２，１）に従う位相情報が供給される。データ補間回路１１０には、デジタルＶＣＯ１０９によって生成された位相情報の位相を１８０°遅延させた位相情報が供給される。データ補間回路１１０に供給される位相情報は、位相調整回路１１３によって生成される。この構成によれば、デジタルＶＣＯ１０９からの位相情報をもとにデータ補間回路１１０のための位相情報が生成されるため、別途、データ補間回路１１０のためのＰＬＬ回路を配する必要がない。 （もっと読む）

【課題】スイッチオーバーから発生する出力信号における不所望の位相変化を信頼性を持って回避することが可能なフェーズロックループ。
【解決手段】制御可能オシレータＤＣＯが出力信号ＣＫｏｕｔを発生し、ＰＬＬ１２入力クロックとして使用するために第一クロック／第二クロックＣＫｉｎ２、ＣＫｉｎ１を切り換えることが可能である。使用中のＣＫｉｎ１又はＣＫｉｎ２と、ＣＫｏｕｔのプリセットされ、位相シフトされたＣＫ＜１：８＞間の位相差を決定し、ＤＣＯを制御するために使用され、使用されていないＣＫｉｎ２又はＣＫｉｎ１がＣＫｏｕｔを発生するために、位相が調節される。入力クロックの幾つかのＣＫｉｎ１，ＣＫｉｎ２，ＣＫｉｎ３間の位相差がスイッチオーバーの前に調節されることで、スイッチオーバーから発生するＰＬＬ出力信号における不所望の位相変化を高い精度で回避し且つヒットレススイッチングを達成する。 （もっと読む）

【課題】入力クロック信号と同期した複数個の出力クロック信号を調節可能な相対的位相差でもって供給する。
【解決手段】制御可能なオシレータＤＣＯがフェーズロックループの出力信号ＣＫｏｕｔを発生し、且つ位相検知器ＰＤがＰＬＬ１２の入力クロック信号ＣＫｉｎとＰＬＬ出力信号ＣＫｏｕｔとの間の位相差を決定し、且つオシレータＤＣＯを使用されているクロック信号ＣＫｉｎと同期させる位相検知器出力信号を供給する。ここで、クロック信号ＣＫｉｎと同期されている調節可能な相対的な位相差を有する複数個のＰＬＬ出力信号を供給可能にするために、位相差の決定のためにＰＬＬの出力信号ＣＫｏｕｔの位相シフトをしたバージョンＣＫ＜１：８＞を発生し且つ使用されているクロック信号ＣＫｉｎの位相と比較し、且つＰＬＬ出力信号ＣＫｏｕｔの調節し位相シフトしたバージョンＣＫ＜１：８＞を更なるＰＬＬ出力信号ＣＫ＜１：８＞として供給する。 （もっと読む）

【課題】ＰＬＬ及びＰＬＬの動作方法に関し、制御可能なオシレータが出力信号を発生し且つＰＬＬの入力クロック信号として使用するために第一クロック信号及び第二クロック信号の間でスイッチオーバーさせる。
【解決手段】現在使用されているクロック信号（ＣＫｉｎ１又はＣＫｉｎ２）が出力信号を発生するために、このクロック信号と出力信号との間の位相差が決定され且つオシレータの制御のために使用され、一方現在使用されていないクロック信号（ＣＫｉｎ２又はＣＫｉｎ１）が出力信号を発生するために、出力信号に関してのその周波数差が決定され且つ格納され且つ継続的にアップデートされ且つ、前に使用されていないこのクロック信号へのスイッチオーバーの後にオシレータの制御のために提供される。ＰＬＬ出力信号はどのようなスイッチオーバーに関連する周波数変化よりも迅速に追従することが可能である。 （もっと読む）

【課題】本発明は、ＰＬＬ回路、復調回路、ＩＣカード及びＩＣカード処理装置に関し、例えば非接触により種々のデータを入出力するＩＣカードと、このＩＣカードとデータ通信するＩＣカード処理装置に適用して、簡易な構成で、入力信号が劣化した場合でも確実に入力信号を処理することができるようにする。
【解決手段】９０度位相の異なる発振出力信号による位相比較結果の正負を基準にして制御方向を決定し、この制御方向に発振出力信号を制御する。 （もっと読む）

【課題】 従来のＰＬＬ回路では、位相雑音の抑圧特性は温度や個体差によってばらつき、更に、広い周波数帯域で安定した抑圧特性を得るのは困難であったが、温度や個体差による位相雑音特性の変動を吸収し、広い周波数帯域で安定した位相雑音の抑圧特性を得ることができるＰＬＬ回路を提供する。
【解決手段】 位相比較器の後段に、ループ利得を調節する第１のパラメータを格納する第１のレジスタ６と、位相比較器４の出力に第１のパラメータを乗算する第１の乗算器７と、応答特性を調節する第２のパラメータを格納する第２のレジスタ１２と、第１の乗算器の出力に第２のパラメータを乗算する第２の乗算器１３と、使用周波数帯・周囲の温度・装置の個体差に基づいて第１及び第２のレジスタに最適なパラメータを設定するＣＰＵ２０とを備え、ループ利得及び応答特性を最適な値に調整して広い周波数帯で良好な抑圧特性を得るＰＬＬ回路である。 （もっと読む）

【目的】 入力信号のジッタのみに応じて適切なループフィルタ特性を適用可能なことを課題とする。
【構成】 入力信号ＩＮと発振出力ＯＵＴとの間の位相差を検出する位相比較器１１と、該位相比較器の比較出力を積分するループフィルタ１２と、該ループフィルタの出力に対応する周波数の前記発振出力を生成する発振回路１３とを備え、入力信号に位相同期した発振信号を出力する位相同期回路であって、入力信号に位相同期し、十分に位相雑音の少ない基準信号ＰＬを生成するＰＬＬ回路２１と、入力信号と基準信号間の位相差を検出する位相比較器２２と、該位相比較器の比較出力を積分するローパスフィルタ２３と、該ローパスフィルタの出力を周波数解析して得られた周波数成分に基づき第１の周波数ｆ１を求めると共に、該第１の周波数よりも低い一定の関係にある第２の周波数ｆ２によってループフィルタ１２の帯域幅を制御するフィルタ制御部２４とを備える。 （もっと読む）

【課題】クロック源となる発振器の経年変化によって生じた周波数変動を定期的な保守時に周波数測定を行うことなく検出する。
【解決手段】制御電圧によって制御されるＯＣＶＣＸＯ１０２の出力に応じたクロック信号を生成する現用系クロック生成回路１００と、ＯＣＶＣＸＯ１０２の出力を用いて生成されたリファレンス信号ＲＥＦｎを用いて現用系クロック生成回路１００と同期するように決定される制御電圧によって制御されるＯＣＶＣＸＯの出力に応じたクロック信号を生成する予備系クロック生成回路２００とからなり、制御電圧の値を監視することにより、ＯＣＶＣＸＯ１０２における周波数変動を検出する。 （もっと読む）

【課題】デジタル同期網に関し、特にホールドオーバ時において自走周波数制御のために温度補正を行った高精度な基準クロックを生成するホールドオーバ機能付きＤＰＬＬ回路を提供する。
【解決手段】ホールドオーバ機能付きＤＰＬＬ回路は、ＤＤＳを使用したＤＰＬＬ回路のホールドオーバモードにおいて、ホールドオーバ検出時における固定のＤＤＳ制御値にスレーブ発振器の温度特性から算出した補正値を加算することで、前記ＤＤＳ制御値を前記温度特性に応じて可変する。 （もっと読む）

【課題】位相の変化に迅速に追従しつつ、クロックスリップが起こり難い（安定した）クロック信号を再生するクロック信号発生装置等を提供することである。
【解決手段】位相比較器１Ａは、データ信号と、デジタルＶＣＯ１Ｃの再生クロック信号を基準としたデータ信号の位相の遅れ及び進みを検出する。ランダムウォークフィルタ１Ｂは、この遅れ進みの回数差を計測して、回数差の絶対値が所定値に達すると、差を打ち消す方向に再生クロック信号の位相を変化させるようデジタルＶＣＯ１Ｃを制御し、計測結果をリセットして計測を再開する。再生位相比較器３は、デジタルＶＣＯ１Ｃ及び２Ｃの各再生クロック信号の位相差を検出してランダムウォークフィルタ１Ｂに通知する。ランダムウォークフィルタ１Ｂは、通知された位相差が所定量に達している間は、計測結果のリセットやデジタルＶＣＯ１Ｃの再生クロック信号の位相の変更を行わない。 （もっと読む）

【課題】 従来、デジタル位相検出器における位相検出限界は、遅延素子の遅延時間により決定されるため、例えば、ＰＬＬ回路に低ジッタ特性が要求される場合には、全デジタルＰＬＬ回路は不適当であった。
【解決手段】 第１のクロックＣＬＫfを遅延する複数の第１の遅延素子１０１₁〜１０１_nと、第２のクロックＣＬＫrを遅延する複数の第２の遅延素子１０２₁〜１０２_nと、前記第２の遅延素子により順次遅延された前記第２のクロックＲＥＦ１〜ＲＥＦｎに従って、前記第１の遅延素子により順次遅延された前記第１のクロックＦＢ１〜ＦＢｎを取り込み、相対的な位相関係を表すデジタル値Ｑ１〜Ｑｎを保持する複数のデータ保持回路１０３₁〜１０３_nと、を備えるように構成する。 （もっと読む）

電圧制御遅延線（VCDL）である。VCDL（１２０）は１つ以上のセル（１２５）を含む。この１つ以上のセルの各々は２つ以上の入力（Va、VaX、Vb、VbX）と出力（Vout、VoutX）とを含む。この１つ以上のセルの各々は、補間機能ならびにマルチプレクサ機能に加えて、遅延をもたらすように構成されている。VCDLは、遅延ロックループ（DLL)にて遅延をもたらすように使用される。
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【課題】 処理速度の高速化を円滑に図ることができるＰＬＬ回路およびそれを用いたデータ再生装置を提供する。
【解決手段】 固定クロックによってサンプリングされた一連のＡＤデータに対し、時系列上交互に補間処理が施されるよう、２つのデータ補間回路２０３、２０４によって、並行して、補間処理を施す。このとき、各補間回路は、固定クロックの周期を１／２に低減した共通の動作クロック（１／２クロック）によって、対応するデータに補間処理を施す。このように、共通の動作クロックによって補間処理を並列的に行うことにより、動作クロックの周波数を固定クロックの１／２程度にまで低減させることができる。従って、その後段側に配される位相比較器１０７、ＬＰＦ１０８、デジタルＶＣＯ１０９の動作周波数も同様に低減することができ、ＰＬＬ回路の高速化を図ることができる。 （もっと読む）

デジタル入力信号（２０）から第１のデジタル信号（７、３１）を回復するための構成が、デジタル入力信号（２０）をフィルタリングするためのデジタル・フィルタ（２９）と、デジタル基準信号（２１）を生成するためのデジタル制御発振器２８と、フィルタリングされたデジタル入力信号（２７）とデジタル基準信号（２１）との位相差（２５）を求めるためのデジタル位相検出器（２２）とを備える。第１のデジタル信号（７、３１）は、求められた位相差（２５）を、デジタル基準信号（２１）の位相に加えることによって回復することができる。
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回路装置(100)、特にサブクロックまたはサブピクセルの正確な位相測定及び位相発生用の位相ロックループ、並びにこれに対応する方法を、クロック乗算器位相ロックループを時間−ディジタル変換器の後方に設けず、アナログ遅延線も信号除算器ユニットも、ディジタルランプ発振器または離散時間発振器とディジタル−時間変換器との間に設けず、ディジタル環境におけるノイズ及び接地バウンスの影響を受け易いアナログ回路がより少ない方法でさらに発展させるために、少なくとも１つの位相測定ユニット(10)；少なくとも１つの位相検出器ユニット(30)の少なくとも１つの出力信号(delta_phi)を供給される少なくとも１つのループフィルタユニット(40, 40’)；ループフィルタユニット(40, 40’)少なくとも１つの出力信号、特に少なくとも１つの増分(inc)を供給される少なくとも１つのディジタルランプ発振器ユニットまたは離散時間発振器ユニット(50, 50’)を設け、ディジタルランプ発振器ユニットまたは離散時間発振器ユニット(50, 50’)の少なくとも１つのレジスタユニット(54, 54’)の状態信号(dto_status)は位相検出器ユニット(30)に入力信号として供給され、さらに、少なくとも１つのディジタルランプ発振器ユニットまたは離散時間発振器ユニット(50, 50’)の少なくとも１つの出力信号(dto_co)を供給されて少なくとも１つの出力信号(ho1, ho2)発生する少なくとも１つのディジタル−時間変換器ユニット(60, 62, 60’, 62’)を設けることを提案する。
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【課題】完全に平滑化された信号を出力するスイッチトキャパシタフィルタを実現する。
【解決手段】スイッチトキャパシタフィルタは、３個のスイッチトキャパシタ回路（３２）を備えている。各スイッチトキャパシタ回路（３２）は、容量（３２１）を有し、容量（３２１）が電流信号の入力端に接続された第１の状態、容量（３２１）が電圧信号の出力端に接続された第２の状態、及び容量（３２１）がフィルタ容量（３１）の側に接続された第３の状態が循環する。そして、これら３個のスイッチトキャパシタ回路（３２）は、互いに第１から第３の状態が重ならないようにインターリーブ制御される。 （もっと読む）

【課題】PLL回路の安定化を図ることによって，良好な再生性能を実現する光ディスク装置を提供する。
【解決手段】FIRフィルターの前後の信号に対して，それぞれ位相検出器を設け，PLLの動作状況に応じて，それらを選択的に使用することにより，PLL回路の動作の安定化を図る。
【効果】ビタビ復号器の動作限界を引き出すように再生性能を向上した光ディスク装置を提供することができた。 （もっと読む）

【課題】 再生信号の品質が劣化したときのディジタルＰＬＬ回路におけるデッドロックを防止し、エラーレートを改善することを可能とする。
【解決手段】 制御信号に応じて発振周波数が変化する仮想ＶＣＯ（電圧制御発振器）３５と、入力信号の位相を位相検出部３２で検出して得られる入力位相と上記仮想ＶＣＯ３５からのＶＣＯ位相とを比較して位相誤差を出力する位相比較部３４と、この位相比較部３４からの位相誤差をフィルタリングして制御信号として上記仮想ＶＣＯ３５に送るループフィルタであるＬＰＦ３６とを有して成るディジタルＰＬＬ回路を有し、端子３９には再生信号の品質劣化を検出して得られるリセット信号が入力される。このリセット信号によりＬＰＦ３６をリセットすることにより、仮想ＶＣＯ３５の発振周波数を自走発振周波数にリセットする。 （もっと読む）

【課題】ホールドオーバ時の初期周波数偏差を抑えることを可能とするＤＰＬＬ回路を提供する。
【解決手段】デジタル同期網の基準クロックに位相同期した内部クロックを生成するデジタルＰＬＬ回路であって，制御信号値の大きさに対応する周波数信号を生成するスレーブ発振器と，前記スレーブ発振器の出力と，入力する基準クロックの位相差を検知し，前記検知される位相差に対応する所定ビット数のデジタル信号を出力する位相差検知回路と，前記位相差検知回路の出力に基づき補正値を生成するホールドオーバ部とを有し，ホールドオーバが検知される時に前記ホールドオーバ部は，前記位相差検知回路の出力に周期的に補正値を加算して前記スレーブ発振器に対する制御値とする。 （もっと読む）